JP2731136B2 - 半導体メモリ装置の冗長回路及び冗長方法 - Google Patents
半導体メモリ装置の冗長回路及び冗長方法Info
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- JP2731136B2 JP2731136B2 JP7300322A JP30032295A JP2731136B2 JP 2731136 B2 JP2731136 B2 JP 2731136B2 JP 7300322 A JP7300322 A JP 7300322A JP 30032295 A JP30032295 A JP 30032295A JP 2731136 B2 JP2731136 B2 JP 2731136B2
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Description
【0001】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するもので、特に、欠陥メモリセルの救済を行うため
の半導体メモリ装置の冗長回路に関するものである。
関するもので、特に、欠陥メモリセルの救済を行うため
の半導体メモリ装置の冗長回路に関するものである。
【0002】
【従来の技術】半導体メモリ装置の大容量、高集積化に
伴い、デザインルールの縮小等により当然ながらその歩
留りは悪化する。従って、高集積メモリ装置では各種の
不良救済技術を使用して歩留り向上を図っている。この
うちの1つであるエラー訂正コード(Error Correction
Code;ECC) は、デジタル通信技術で通常使用されるハミ
ングコード(hamming code)を応用し、メモリセルからの
読出データとパリティデータ(parity data) との組合せ
により、メモリセルから読出したデータにエラーデータ
がある場合にこれを正確なデータに訂正することを可能
とするものである。これにより、メモリセルの欠陥だけ
でなくデータを読出す過程でのエラーまで訂正が可能に
なる。不良救済技術の他のものとしては、冗長回路を設
ける方法があげられる。これは、ノーマルメモリセルに
加えてスペアメモリセルをメモリセルアレイに構成し、
ノーマルメモリセルに欠陥がある場合にその欠陥メモリ
セルをスペアメモリセルのメモリセルに代替する技術で
ある。
伴い、デザインルールの縮小等により当然ながらその歩
留りは悪化する。従って、高集積メモリ装置では各種の
不良救済技術を使用して歩留り向上を図っている。この
うちの1つであるエラー訂正コード(Error Correction
Code;ECC) は、デジタル通信技術で通常使用されるハミ
ングコード(hamming code)を応用し、メモリセルからの
読出データとパリティデータ(parity data) との組合せ
により、メモリセルから読出したデータにエラーデータ
がある場合にこれを正確なデータに訂正することを可能
とするものである。これにより、メモリセルの欠陥だけ
でなくデータを読出す過程でのエラーまで訂正が可能に
なる。不良救済技術の他のものとしては、冗長回路を設
ける方法があげられる。これは、ノーマルメモリセルに
加えてスペアメモリセルをメモリセルアレイに構成し、
ノーマルメモリセルに欠陥がある場合にその欠陥メモリ
セルをスペアメモリセルのメモリセルに代替する技術で
ある。
【0003】冗長技術は、DRAM、SRAM、プログ
ラマブルROM(PROM)等では広く採用されいてる
が、マスクROMには不向きであるとされている。即
ち、マスクROMのデータ記憶は他のメモリと異なり前
工程中に行われるので、前工程後のテストで発見される
欠陥メモリセルの置き換えを、ノーマルメモリセルと同
じ構造のスペアメモリセルで行うのは不可能なためであ
る。
ラマブルROM(PROM)等では広く採用されいてる
が、マスクROMには不向きであるとされている。即
ち、マスクROMのデータ記憶は他のメモリと異なり前
工程中に行われるので、前工程後のテストで発見される
欠陥メモリセルの置き換えを、ノーマルメモリセルと同
じ構造のスペアメモリセルで行うのは不可能なためであ
る。
【0004】
【発明が解決しようとする課題】従来、エラー訂正コー
ドを用いる場合には専用回路の追加で集積性に影響する
ことになり、また、読出データに一度に多数のエラーが
あるときには訂正が不完全になるという不具合が指摘さ
れている。一方、冗長技術を使用する場合には、エラー
訂正コードの場合に比べて集積性に大きく影響すること
はないものの、アドレス印加の際にこれが欠陥メモリセ
ルを指定する欠陥アドレスかどうか判断し、その後に欠
陥メモリセルを指定するものであるとスペアメモリセル
をアクセスしてノーマル時と同様の感知増幅過程を経て
データを出力せねばならず、アクセスタイムに影響する
という改善点がある。
ドを用いる場合には専用回路の追加で集積性に影響する
ことになり、また、読出データに一度に多数のエラーが
あるときには訂正が不完全になるという不具合が指摘さ
れている。一方、冗長技術を使用する場合には、エラー
訂正コードの場合に比べて集積性に大きく影響すること
はないものの、アドレス印加の際にこれが欠陥メモリセ
ルを指定する欠陥アドレスかどうか判断し、その後に欠
陥メモリセルを指定するものであるとスペアメモリセル
をアクセスしてノーマル時と同様の感知増幅過程を経て
データを出力せねばならず、アクセスタイムに影響する
という改善点がある。
【0005】また特に、1度に複数のワードにつきデー
タを読出して順次に出力することでアクセスタイムを短
縮させるページモードを採用したようなメモリ装置で冗
長を行うには、1つの欠陥メモリセルを救済するためで
あっても、複数のワードについてのスペアメモリセルが
必要となり、スペアメモリセルの専有面積が非常に大き
くなって集積性に与える影響が大きい。
タを読出して順次に出力することでアクセスタイムを短
縮させるページモードを採用したようなメモリ装置で冗
長を行うには、1つの欠陥メモリセルを救済するためで
あっても、複数のワードについてのスペアメモリセルが
必要となり、スペアメモリセルの専有面積が非常に大き
くなって集積性に与える影響が大きい。
【0006】加えて、歩留りを向上させるために冗長と
エラー訂正コードを共に使用する場合には、上記のよう
なマイナス面が複合的に顕在化することになる。
エラー訂正コードを共に使用する場合には、上記のよう
なマイナス面が複合的に顕在化することになる。
【0007】以上のような従来技術に鑑み本発明では、
より高集積化に有利でアクセスタイムへの影響が少な
く、更に、マスクROMのような製造工程中にデータ記
憶を済ませてしまうような半導体メモリ装置にも有用な
冗長回路と冗長方法を提供することを目的とする。
より高集積化に有利でアクセスタイムへの影響が少な
く、更に、マスクROMのような製造工程中にデータ記
憶を済ませてしまうような半導体メモリ装置にも有用な
冗長回路と冗長方法を提供することを目的とする。
【0008】
【課題を解決するための手段】アクセスタイムを縮める
ためには、冗長時に感知増幅過程を行わずに訂正データ
を出力するようにすることが考えられる。つまり、欠陥
メモリセルを指定するアドレスが入力されると冗長動作
により出力される訂正データを直接的にデータ出力バッ
ファへ送るようにし、一方でノーマルメモリセルのデー
タを感知するセンスアンプとデータ出力バッファの接続
を遮断するようにすればよい。
ためには、冗長時に感知増幅過程を行わずに訂正データ
を出力するようにすることが考えられる。つまり、欠陥
メモリセルを指定するアドレスが入力されると冗長動作
により出力される訂正データを直接的にデータ出力バッ
ファへ送るようにし、一方でノーマルメモリセルのデー
タを感知するセンスアンプとデータ出力バッファの接続
を遮断するようにすればよい。
【0009】即ち本発明では、半導体メモリ装置で不良
救済のために用いられる冗長方法において、欠陥メモリ
セルを指定するアドレスが入力されると該アドレスに対
応した冗長アドレスを生成してノーマルメモリセルに記
憶したデータの出力を抑止すると共に、前記冗長アドレ
スに応じて、前記欠陥メモリセルに該当のデータを記憶
した冗長データ貯蔵回路から直接的にデータ出力バッフ
ァへ訂正データを出力するようにすることを特徴とす
る。
救済のために用いられる冗長方法において、欠陥メモリ
セルを指定するアドレスが入力されると該アドレスに対
応した冗長アドレスを生成してノーマルメモリセルに記
憶したデータの出力を抑止すると共に、前記冗長アドレ
スに応じて、前記欠陥メモリセルに該当のデータを記憶
した冗長データ貯蔵回路から直接的にデータ出力バッフ
ァへ訂正データを出力するようにすることを特徴とす
る。
【0010】より具体的には、入力されるアドレスをデ
コーディングしたノーマルデコーディング信号によりノ
ーマルメモリセルアレイの該当ノーマルメモリセルを指
定するノーマルデコーディング過程と、前記ノーマルメ
モリセルアレイから出力されるデータの感知増幅過程
と、を行う半導体メモリ装置の冗長方法において、前記
ノーマルメモリセルのうちの欠陥メモリセルのアドレス
を記憶し、前記入力されるアドレスが欠陥メモリセルを
指定するものであれば冗長アドレスを発生する過程と、
前記冗長アドレスに応じて経路選択信号を発生する過程
と、前記冗長アドレスに従って訂正データを出力する過
程と、前記経路選択信号に応答して前記感知増幅過程に
よるデータのデータ出力バッファへの出力を抑止すると
共に前記訂正データを直接的にデータ出力バッファへ出
力するデータ出力経路選択過程と、を実行することを特
徴とする。
コーディングしたノーマルデコーディング信号によりノ
ーマルメモリセルアレイの該当ノーマルメモリセルを指
定するノーマルデコーディング過程と、前記ノーマルメ
モリセルアレイから出力されるデータの感知増幅過程
と、を行う半導体メモリ装置の冗長方法において、前記
ノーマルメモリセルのうちの欠陥メモリセルのアドレス
を記憶し、前記入力されるアドレスが欠陥メモリセルを
指定するものであれば冗長アドレスを発生する過程と、
前記冗長アドレスに応じて経路選択信号を発生する過程
と、前記冗長アドレスに従って訂正データを出力する過
程と、前記経路選択信号に応答して前記感知増幅過程に
よるデータのデータ出力バッファへの出力を抑止すると
共に前記訂正データを直接的にデータ出力バッファへ出
力するデータ出力経路選択過程と、を実行することを特
徴とする。
【0011】そして、半導体メモリ装置で不良救済のた
めに備えられる冗長回路において、本発明によれば、欠
陥メモリセルを指定するアドレスが入力されると該アド
レスに対応した冗長アドレスを生成してノーマルメモリ
セルに記憶したデータの出力経路を遮断すると共に、前
記冗長アドレスに応じて、ヒューズにより前記欠陥メモ
リセルに該当のデータを記憶した冗長データ貯蔵回路か
ら訂正データを出力するようにすることを特徴とする。
めに備えられる冗長回路において、本発明によれば、欠
陥メモリセルを指定するアドレスが入力されると該アド
レスに対応した冗長アドレスを生成してノーマルメモリ
セルに記憶したデータの出力経路を遮断すると共に、前
記冗長アドレスに応じて、ヒューズにより前記欠陥メモ
リセルに該当のデータを記憶した冗長データ貯蔵回路か
ら訂正データを出力するようにすることを特徴とする。
【0012】また、入力されるアドレスをデコーディン
グするノーマルデコーダと、多数のノーマルメモリセル
を有し、前記ノーマルデコーダから出力されるデコーデ
ィング信号に従いメモリセル指定が行われるノーマルメ
モリセルアレイと、このノーマルメモリセルアレイから
出力されるデータを感知増幅するセンスアンプと、を備
えた半導体メモリ装置において、本発明によれば、前記
ノーマルメモリセルのうちの欠陥メモリセルを指定する
欠陥アドレスを記憶し、前記入力されるアドレスを受け
て欠陥アドレスであれば冗長アドレスを発生する冗長ア
ドレス貯蔵回路と、前記冗長アドレスに応じて経路選択
信号を発生する冗長アドレスサメータと、前記経路選択
信号により動作制御され、前記冗長アドレスに応答して
欠陥データを代替する訂正データを出力する冗長データ
貯蔵回路と、前記経路選択信号に応答して前記センスア
ンプの出力又は前記冗長データ貯蔵回路の出力のいずれ
かをデータ出力バッファへ選択的につなぐデータ出力経
路選択回路と、を備え、前記冗長アドレスが発生される
場合には前記センスアンプの出力と前記データ出力バッ
ファの接続を遮断すると共に前記冗長データ貯蔵回路の
出力と前記データ出力バッファを接続するようにするこ
とを特徴とする。
グするノーマルデコーダと、多数のノーマルメモリセル
を有し、前記ノーマルデコーダから出力されるデコーデ
ィング信号に従いメモリセル指定が行われるノーマルメ
モリセルアレイと、このノーマルメモリセルアレイから
出力されるデータを感知増幅するセンスアンプと、を備
えた半導体メモリ装置において、本発明によれば、前記
ノーマルメモリセルのうちの欠陥メモリセルを指定する
欠陥アドレスを記憶し、前記入力されるアドレスを受け
て欠陥アドレスであれば冗長アドレスを発生する冗長ア
ドレス貯蔵回路と、前記冗長アドレスに応じて経路選択
信号を発生する冗長アドレスサメータと、前記経路選択
信号により動作制御され、前記冗長アドレスに応答して
欠陥データを代替する訂正データを出力する冗長データ
貯蔵回路と、前記経路選択信号に応答して前記センスア
ンプの出力又は前記冗長データ貯蔵回路の出力のいずれ
かをデータ出力バッファへ選択的につなぐデータ出力経
路選択回路と、を備え、前記冗長アドレスが発生される
場合には前記センスアンプの出力と前記データ出力バッ
ファの接続を遮断すると共に前記冗長データ貯蔵回路の
出力と前記データ出力バッファを接続するようにするこ
とを特徴とする。
【0013】この場合、冗長データ貯蔵回路を、電源電
圧に各一方の端子をつなげた第1ヒューズ群と、接地電
圧に各一方の端子をつなげた第2ヒューズ群と、これら
第1ヒューズ群及び第2ヒューズ群の間にそれぞれ2ず
つ直列接続され、冗長アドレスに従って動作する伝達ト
ランジスタ群と、を備えたサブブロックを多数有し、こ
れら各サブブロックを導電経路で接続すると共に、その
導電経路に冗長アドレスサメータによる経路選択信号に
従い動作する放電用トランジスタを設けた構成とするこ
とで、集積性にあまり影響を与えずにすませられるよう
になり、高集積化に有利とできる。
圧に各一方の端子をつなげた第1ヒューズ群と、接地電
圧に各一方の端子をつなげた第2ヒューズ群と、これら
第1ヒューズ群及び第2ヒューズ群の間にそれぞれ2ず
つ直列接続され、冗長アドレスに従って動作する伝達ト
ランジスタ群と、を備えたサブブロックを多数有し、こ
れら各サブブロックを導電経路で接続すると共に、その
導電経路に冗長アドレスサメータによる経路選択信号に
従い動作する放電用トランジスタを設けた構成とするこ
とで、集積性にあまり影響を与えずにすませられるよう
になり、高集積化に有利とできる。
【0014】
【発明の実施の形態】図1に、この例の半導体メモリ装
置を概略ブロック図で示す。このメモリ装置は、外部か
らアドレスを受ける入力パッド2と、入力パッド2を通
じて得られるアドレスを受ける入力バッファ4と、入力
バッファ4から出力されるアドレスをデコーディングす
るためのノーマルデコーダ10と、多数のノーマルメモ
リセルを有してなり、ノーマルデコーダ10から出力さ
れるノーマルデコーディング信号に従ってノーマルメモ
リセルの指定が行われるノーマルメモリセルアレイ12
と、欠陥のあるノーマルメモリセルを指定する欠陥アド
レスを記憶し、入力バッファ4から出力されるアドレス
を受けて欠陥アドレスであれば冗長アドレスRR0〜R
Rnを発生する冗長アドレス貯蔵回路6と、冗長アドレ
スRR0〜RRnを受けて、これらのうちいずれか1つ
でも活性化される場合には経路選択信号SDを発生する
冗長アドレスサメータ14と、経路選択信号SDにより
動作制御され、冗長アドレスRR0〜RRnに従って欠
陥アドレスに相応する訂正データRD0〜RDnを出力
する冗長データ貯蔵回路8と、多数のデータ出力回路1
6,18,20,…,22と、を少なくとも備えてい
る。
置を概略ブロック図で示す。このメモリ装置は、外部か
らアドレスを受ける入力パッド2と、入力パッド2を通
じて得られるアドレスを受ける入力バッファ4と、入力
バッファ4から出力されるアドレスをデコーディングす
るためのノーマルデコーダ10と、多数のノーマルメモ
リセルを有してなり、ノーマルデコーダ10から出力さ
れるノーマルデコーディング信号に従ってノーマルメモ
リセルの指定が行われるノーマルメモリセルアレイ12
と、欠陥のあるノーマルメモリセルを指定する欠陥アド
レスを記憶し、入力バッファ4から出力されるアドレス
を受けて欠陥アドレスであれば冗長アドレスRR0〜R
Rnを発生する冗長アドレス貯蔵回路6と、冗長アドレ
スRR0〜RRnを受けて、これらのうちいずれか1つ
でも活性化される場合には経路選択信号SDを発生する
冗長アドレスサメータ14と、経路選択信号SDにより
動作制御され、冗長アドレスRR0〜RRnに従って欠
陥アドレスに相応する訂正データRD0〜RDnを出力
する冗長データ貯蔵回路8と、多数のデータ出力回路1
6,18,20,…,22と、を少なくとも備えてい
る。
【0015】データ出力回路16,18,20,…,2
2はそれぞれ、ノーマルメモリセルアレイ12から出力
されるデータを感知するセンスアンプ24と、冗長アド
レスサメータ14の出力に応答して、センスアンプ24
の出力か又は冗長データ貯蔵回路8から出力される訂正
データRD0〜RDnのいずれかをデータ出力バッファ
26へ選択的に伝送する第1,第2伝送ゲートT1,T
2及びインバータI1で構成されるデータ出力経路選択
回路DESと、データ出力バッファ26を介したデータ
を外部へ出力するためのデータ出力パッド28と、から
構成されている。
2はそれぞれ、ノーマルメモリセルアレイ12から出力
されるデータを感知するセンスアンプ24と、冗長アド
レスサメータ14の出力に応答して、センスアンプ24
の出力か又は冗長データ貯蔵回路8から出力される訂正
データRD0〜RDnのいずれかをデータ出力バッファ
26へ選択的に伝送する第1,第2伝送ゲートT1,T
2及びインバータI1で構成されるデータ出力経路選択
回路DESと、データ出力バッファ26を介したデータ
を外部へ出力するためのデータ出力パッド28と、から
構成されている。
【0016】この図1に示す半導体メモリ装置は、マス
クROMに代表されるデータ記憶を製造工程中に行うメ
モリ装置である。前工程後にメモリセル不良が発見され
ると、その欠陥メモリセルのデータは冗長データ貯蔵回
路8に記憶され、当該欠陥メモリセルを指定するアドレ
スが入力されるときには、冗長アドレス貯蔵回路6から
冗長アドレスRR0〜RRnが自動的に生成される。こ
れに伴って冗長アドレスサメータ14によりセンスアン
プ24の出力が遮断され、一方で冗長アドレスRR0〜
RRnに対応して冗長データ貯蔵回路8から、メモリ装
置の出力データビット数と同じか或いは整数倍の単位デ
ータビットが救済出力されるようになっている。
クROMに代表されるデータ記憶を製造工程中に行うメ
モリ装置である。前工程後にメモリセル不良が発見され
ると、その欠陥メモリセルのデータは冗長データ貯蔵回
路8に記憶され、当該欠陥メモリセルを指定するアドレ
スが入力されるときには、冗長アドレス貯蔵回路6から
冗長アドレスRR0〜RRnが自動的に生成される。こ
れに伴って冗長アドレスサメータ14によりセンスアン
プ24の出力が遮断され、一方で冗長アドレスRR0〜
RRnに対応して冗長データ貯蔵回路8から、メモリ装
置の出力データビット数と同じか或いは整数倍の単位デ
ータビットが救済出力されるようになっている。
【0017】即ち、冗長アドレス貯蔵回路6に欠陥メモ
リセルを指定するアドレスを記憶し、欠陥メモリセルを
指定するアドレスが入力されると冗長アドレス貯蔵回路
6で冗長アドレスRR0〜RRnを発生する。その際に
は、ノーマルデコーダ10でもデコーディングが行わ
れ、該当ノーマルメモリセルのデータが読出されるが、
冗長アドレスRR0〜RRnの発生に従い冗長アドレス
サメータ14から出力される経路選択信号SDによっ
て、センスアンプ24からデータ出力バッファ26への
データ伝送経路を遮断すると共に冗長データ貯蔵回路8
とデータ出力バッファ26を接続し、冗長データ貯蔵回
路8から欠陥アドレス該当の正確なデータを出力する構
成である。欠陥メモリセルを指定するものではないアド
レスの場合には、当然ながらノーマル動作が遂行され
る。即ち、ノーマルメモリセルアレイ12内の該当メモ
リセルに記憶されたデータが読出されてセンスアンプ2
4で感知増幅され、これをデータ出力バッファ26へ伝
送する一方で、冗長データ貯蔵回路8からデータ出力バ
ッファ26へのデータ伝送路を遮断する。
リセルを指定するアドレスを記憶し、欠陥メモリセルを
指定するアドレスが入力されると冗長アドレス貯蔵回路
6で冗長アドレスRR0〜RRnを発生する。その際に
は、ノーマルデコーダ10でもデコーディングが行わ
れ、該当ノーマルメモリセルのデータが読出されるが、
冗長アドレスRR0〜RRnの発生に従い冗長アドレス
サメータ14から出力される経路選択信号SDによっ
て、センスアンプ24からデータ出力バッファ26への
データ伝送経路を遮断すると共に冗長データ貯蔵回路8
とデータ出力バッファ26を接続し、冗長データ貯蔵回
路8から欠陥アドレス該当の正確なデータを出力する構
成である。欠陥メモリセルを指定するものではないアド
レスの場合には、当然ながらノーマル動作が遂行され
る。即ち、ノーマルメモリセルアレイ12内の該当メモ
リセルに記憶されたデータが読出されてセンスアンプ2
4で感知増幅され、これをデータ出力バッファ26へ伝
送する一方で、冗長データ貯蔵回路8からデータ出力バ
ッファ26へのデータ伝送路を遮断する。
【0018】外部から印加されるアドレスが欠陥メモリ
セルを指定するアドレスの場合(即ち冗長を行うべきア
ドレスの場合)、従来では、まず入力されたアドレスが
冗長該当かどうか検証してノーマルデコーダ10を抑止
しておいて冗長デコーダを動作させ、更に、冗長のとき
でもノーマル時同様にアクセスしてセンスアンプによる
感知増幅を経てデータ出力しなければならなかった。こ
れに対し本実施形態の構成によれば、冗長時でもノーマ
ルデコーダ10を抑止する必要がなく、即座に冗長アド
レス貯蔵回路6の動作で冗長データ貯蔵回路8から訂正
データを出力でき、更に、センスアンプによる感知増幅
過程を経ずに直接的に冗長データ貯蔵回路8からデータ
出力バッファ26へデータを送り出して出力することが
可能になる。従って、冗長時のアクセスタイムがかなり
短縮される。また、図1に示す半導体メモリ装置におい
ては、センスアンプ24がデータ出力バッファ26の入
力を論理“ハイ”又は“ロウ”に設定してデータ出力を
行うので、ページモードを採用する場合でも、1つの欠
陥アドレスに対して出力ピンの個数と同じ冗長ビットが
あればよく、少ない面積で冗長回路を構成することがで
きる。従って、エラー訂正コードを採用するときにも有
利である。
セルを指定するアドレスの場合(即ち冗長を行うべきア
ドレスの場合)、従来では、まず入力されたアドレスが
冗長該当かどうか検証してノーマルデコーダ10を抑止
しておいて冗長デコーダを動作させ、更に、冗長のとき
でもノーマル時同様にアクセスしてセンスアンプによる
感知増幅を経てデータ出力しなければならなかった。こ
れに対し本実施形態の構成によれば、冗長時でもノーマ
ルデコーダ10を抑止する必要がなく、即座に冗長アド
レス貯蔵回路6の動作で冗長データ貯蔵回路8から訂正
データを出力でき、更に、センスアンプによる感知増幅
過程を経ずに直接的に冗長データ貯蔵回路8からデータ
出力バッファ26へデータを送り出して出力することが
可能になる。従って、冗長時のアクセスタイムがかなり
短縮される。また、図1に示す半導体メモリ装置におい
ては、センスアンプ24がデータ出力バッファ26の入
力を論理“ハイ”又は“ロウ”に設定してデータ出力を
行うので、ページモードを採用する場合でも、1つの欠
陥アドレスに対して出力ピンの個数と同じ冗長ビットが
あればよく、少ない面積で冗長回路を構成することがで
きる。従って、エラー訂正コードを採用するときにも有
利である。
【0019】図2は、冗長アドレス貯蔵回路6の詳細回
路を示すものである。この冗長アドレス貯蔵回路6は、
電源電圧VCCと制御ノードN1との間に設けたマスタ
ヒューズMFと、制御ノードN1にドレイン端子が接続
され、ゲート端子がメモリ装置の待機/動作を制御する
ためのチップ選択信号CEにつながれたN−チャネルM
OS形の第1伝達トランジスタ30と、第1伝達トラン
ジスタ30のソース端子にドレイン端子が接続され、ソ
ース端子とゲート端子が接地電圧VSSにつながれたN
−チャネルMOS形のデプレッション形トランジスタ3
2と、ソース端子が電源電圧VCCにつながれ、ゲート
端子がチップ選択信号CEの反転信号バーCEにつなが
れたP−チャネルMOS形の第2伝達トランジスタ34
と、ソース端子が第2伝達トランジスタのドレイン端子
に接続され、またドレイン端子が導電経路L1に接続さ
れ、そしてゲート端子が制御ノードN1に接続されたP
−チャネルMOS形の第3伝達トランジスタ36と、ド
レイン端子が導電経路L1に接続され、またゲート端子
がチップ選択信号CEの反転信号バーCEに接続され、
そしてソース端子が接地電圧VSSにつながれたN−チ
ャネルMOS形の第4伝達トランジスタ38と、導電経
路L1に一方の端子が接続されたヒューズ群f1,f
2,…,f6と、このヒューズ群f1,f2,…,f6
の他方の端子と接地電圧VSSとの間に設けられ、ゲー
ト端子がアドレスバーA0,A0,…,バーAn,An
につながれたN−チャネルMOS形のアドレス入力トラ
ンジスタ40,42,…,48,50と、から構成され
る。
路を示すものである。この冗長アドレス貯蔵回路6は、
電源電圧VCCと制御ノードN1との間に設けたマスタ
ヒューズMFと、制御ノードN1にドレイン端子が接続
され、ゲート端子がメモリ装置の待機/動作を制御する
ためのチップ選択信号CEにつながれたN−チャネルM
OS形の第1伝達トランジスタ30と、第1伝達トラン
ジスタ30のソース端子にドレイン端子が接続され、ソ
ース端子とゲート端子が接地電圧VSSにつながれたN
−チャネルMOS形のデプレッション形トランジスタ3
2と、ソース端子が電源電圧VCCにつながれ、ゲート
端子がチップ選択信号CEの反転信号バーCEにつなが
れたP−チャネルMOS形の第2伝達トランジスタ34
と、ソース端子が第2伝達トランジスタのドレイン端子
に接続され、またドレイン端子が導電経路L1に接続さ
れ、そしてゲート端子が制御ノードN1に接続されたP
−チャネルMOS形の第3伝達トランジスタ36と、ド
レイン端子が導電経路L1に接続され、またゲート端子
がチップ選択信号CEの反転信号バーCEに接続され、
そしてソース端子が接地電圧VSSにつながれたN−チ
ャネルMOS形の第4伝達トランジスタ38と、導電経
路L1に一方の端子が接続されたヒューズ群f1,f
2,…,f6と、このヒューズ群f1,f2,…,f6
の他方の端子と接地電圧VSSとの間に設けられ、ゲー
ト端子がアドレスバーA0,A0,…,バーAn,An
につながれたN−チャネルMOS形のアドレス入力トラ
ンジスタ40,42,…,48,50と、から構成され
る。
【0020】この図2に示す冗長アドレス貯蔵回路6に
おいては、メモリ装置が待機状態のときに指定されるア
ドレスが欠陥メモリセルを指定するアドレスである場合
には、冗長アドレスRR0〜RRnが出力される内部経
路がフローティング状態になることを防止するため、チ
ップ選択信号CEを用いて制御する構成にしてある。
尚、図2に示す構成において、デプレッション形トラン
ジスタ32の代わりに抵抗素子を利用することも可能で
ある。
おいては、メモリ装置が待機状態のときに指定されるア
ドレスが欠陥メモリセルを指定するアドレスである場合
には、冗長アドレスRR0〜RRnが出力される内部経
路がフローティング状態になることを防止するため、チ
ップ選択信号CEを用いて制御する構成にしてある。
尚、図2に示す構成において、デプレッション形トラン
ジスタ32の代わりに抵抗素子を利用することも可能で
ある。
【0021】この冗長アドレス貯蔵回路6では、欠陥メ
モリセルを指定するアドレスに対応させて、当該アドレ
スの論理“1”が入力されるアドレス入力トランジスタ
40,42,…,48,50に接続したヒューズf1,
f2,…,f6を切断することになる。従って、冗長を
行う場合にはマスタヒューズMFも切断されるので、欠
陥メモリセルを指定するアドレスが入ってくると、第
2,第3伝達トランジスタ34,36の導通で導電経路
L1には論理“ハイ”の信号が設定され、インバータI
2,I3,I4を通じて論理“ロウ”の冗長アドレスR
R0ないしはRR1,…,RRnが発生する。
モリセルを指定するアドレスに対応させて、当該アドレ
スの論理“1”が入力されるアドレス入力トランジスタ
40,42,…,48,50に接続したヒューズf1,
f2,…,f6を切断することになる。従って、冗長を
行う場合にはマスタヒューズMFも切断されるので、欠
陥メモリセルを指定するアドレスが入ってくると、第
2,第3伝達トランジスタ34,36の導通で導電経路
L1には論理“ハイ”の信号が設定され、インバータI
2,I3,I4を通じて論理“ロウ”の冗長アドレスR
R0ないしはRR1,…,RRnが発生する。
【0022】図3は、冗長データ貯蔵回路8の詳細回路
を示すものである。この冗長データ貯蔵回路8は、冗長
アドレスRR0〜RRnごとの同構成のサブブロック単
位をもっている。冗長アドレスRR0に対応する第1サ
ブブロックについて代表的に説明する。即ち、冗長アド
レスRR0を反転するためのインバータI5と、電源電
圧VCCに一方の端子をつなげた第1ヒューズ群f8,
f10,…,f12と、接地電圧VSSに一方の端子を
つなげた第2ヒューズ群f9,f11,…,f13と、
第1ヒューズ群f8〜f12と第2ヒューズ群f9〜f
13との間にそれぞれ直列接続したP−チャネルMOS
形及びN−チャネルMOS形の伝達トランジスタである
第1伝達トランジスタ群52,56,…,60及び第2
伝達トランジスタ群54,58,…,62と、から構成
される。P−チャネルMOS形の第1伝達トランジスタ
群52〜60のゲート端子には冗長アドレスRR0が、
N−チャネルMOS形の第2伝達トランジスタ群54〜
62のゲート端子にはインバータI5の出力がそれぞれ
提供される。
を示すものである。この冗長データ貯蔵回路8は、冗長
アドレスRR0〜RRnごとの同構成のサブブロック単
位をもっている。冗長アドレスRR0に対応する第1サ
ブブロックについて代表的に説明する。即ち、冗長アド
レスRR0を反転するためのインバータI5と、電源電
圧VCCに一方の端子をつなげた第1ヒューズ群f8,
f10,…,f12と、接地電圧VSSに一方の端子を
つなげた第2ヒューズ群f9,f11,…,f13と、
第1ヒューズ群f8〜f12と第2ヒューズ群f9〜f
13との間にそれぞれ直列接続したP−チャネルMOS
形及びN−チャネルMOS形の伝達トランジスタである
第1伝達トランジスタ群52,56,…,60及び第2
伝達トランジスタ群54,58,…,62と、から構成
される。P−チャネルMOS形の第1伝達トランジスタ
群52〜60のゲート端子には冗長アドレスRR0が、
N−チャネルMOS形の第2伝達トランジスタ群54〜
62のゲート端子にはインバータI5の出力がそれぞれ
提供される。
【0023】第1伝達トランジスタ群52〜60及び第
2伝達トランジスタ群54〜62の各接続点である共通
ノードにそれぞれ接続した導電経路L2,L3,…,L
4は各サブブロック共通とされている。そして、これら
導電経路L2,L3,…,L4にはそれぞれドライバ回
路として1対のインバータI9−I10,I11−I1
2,…,I13−I14が設けられ、冗長アドレスRR
0〜RRnに相応する訂正データRD0〜RDnが欠陥
データを代替するために発生される。また、これら導電
経路L2,L3,…,L4には、接地電圧VSSとの間
に経路選択信号SDによって制御されるN−チャネルM
OS形の放電用トランジスタ100,102,…,10
4が設けられている。
2伝達トランジスタ群54〜62の各接続点である共通
ノードにそれぞれ接続した導電経路L2,L3,…,L
4は各サブブロック共通とされている。そして、これら
導電経路L2,L3,…,L4にはそれぞれドライバ回
路として1対のインバータI9−I10,I11−I1
2,…,I13−I14が設けられ、冗長アドレスRR
0〜RRnに相応する訂正データRD0〜RDnが欠陥
データを代替するために発生される。また、これら導電
経路L2,L3,…,L4には、接地電圧VSSとの間
に経路選択信号SDによって制御されるN−チャネルM
OS形の放電用トランジスタ100,102,…,10
4が設けられている。
【0024】この冗長データ貯蔵回路8において、論理
“ロウ”に活性化した冗長アドレスRR0が第1サブブ
ロックに入力されると、第1サブブロックの第1伝達ト
ランジスタ52,56,…,60及び第2伝達トランジ
スタ54,58,…,62がすべて導通する。従って、
救済対象のデータに沿ってサブブロック内の各ヒューズ
を選択的に切断しておけば、訂正データRD0〜RDn
が得られる。例えば、冗長アドレスRR0に応答して欠
陥データ“1”を代替する訂正データRD0を発生する
ためには、第1サブブロック内において、第1ヒューズ
f8はそのままで第2ヒューズf9を切断することによ
り、インバータI9,I10を通じて論理“1”の訂正
データRD0を得られる。この場合、第1サブブロック
内の残りのヒューズf10,f11,f12,f13は
そのままとし、電源電圧VCCと接地電圧VSSをつな
いでおく。冗長アドレスRR1〜RRnに対応させて訂
正データRD1〜RDnを発生するときも、これと同様
に行われる。
“ロウ”に活性化した冗長アドレスRR0が第1サブブ
ロックに入力されると、第1サブブロックの第1伝達ト
ランジスタ52,56,…,60及び第2伝達トランジ
スタ54,58,…,62がすべて導通する。従って、
救済対象のデータに沿ってサブブロック内の各ヒューズ
を選択的に切断しておけば、訂正データRD0〜RDn
が得られる。例えば、冗長アドレスRR0に応答して欠
陥データ“1”を代替する訂正データRD0を発生する
ためには、第1サブブロック内において、第1ヒューズ
f8はそのままで第2ヒューズf9を切断することによ
り、インバータI9,I10を通じて論理“1”の訂正
データRD0を得られる。この場合、第1サブブロック
内の残りのヒューズf10,f11,f12,f13は
そのままとし、電源電圧VCCと接地電圧VSSをつな
いでおく。冗長アドレスRR1〜RRnに対応させて訂
正データRD1〜RDnを発生するときも、これと同様
に行われる。
【0025】図4は、冗長アドレスサメータ14の詳細
回路を示すものである。この冗長アドレスサメータ14
は、冗長アドレスRR0〜RRnを入力するNANDゲ
ートNAND1,NAND2と、これらNANDゲート
NAND1,NAND2の出力信号を論理演算するNO
RゲートNOR1と、NORゲートNOR1の出力信号
を反転するインバータI15と、インバータI15の出
力信号を反転して経路選択信号SDを発生するインバー
タI16と、を備える。出力される経路選択信号SDは
図1に示すように伝送ゲートT1,T2を制御し、欠陥
メモリセルを指定するアドレスが入力されると、センス
アンプ24とデータ出力バッファ26の接続を遮断する
と共に冗長データ貯蔵回路8とデータ出力バッファ26
を接続させ、また、図3の放電用トランジスタ100〜
104をOFFさせる。
回路を示すものである。この冗長アドレスサメータ14
は、冗長アドレスRR0〜RRnを入力するNANDゲ
ートNAND1,NAND2と、これらNANDゲート
NAND1,NAND2の出力信号を論理演算するNO
RゲートNOR1と、NORゲートNOR1の出力信号
を反転するインバータI15と、インバータI15の出
力信号を反転して経路選択信号SDを発生するインバー
タI16と、を備える。出力される経路選択信号SDは
図1に示すように伝送ゲートT1,T2を制御し、欠陥
メモリセルを指定するアドレスが入力されると、センス
アンプ24とデータ出力バッファ26の接続を遮断する
と共に冗長データ貯蔵回路8とデータ出力バッファ26
を接続させ、また、図3の放電用トランジスタ100〜
104をOFFさせる。
【0026】以上の図1〜図4に基づき、この実施形態
の半導体メモリ装置の動作について説明する。冗長アド
レス貯蔵回路6は、欠陥データが出力されるアドレス、
即ちノーマルメモリセルアレイ内の欠陥メモリセルを指
定する欠陥アドレスを多数記憶させ得る回路であり、ま
た、冗長データ貯蔵回路8は、欠陥データを救済する訂
正データを記憶させ得る。冗長アドレス貯蔵回路6から
出力される冗長アドレスRR0〜RRnは欠陥メモリセ
ルを指定するアドレスが入力される場合に活性化される
信号であり、訂正データRD0〜RDnは欠陥データを
代替するデータである。
の半導体メモリ装置の動作について説明する。冗長アド
レス貯蔵回路6は、欠陥データが出力されるアドレス、
即ちノーマルメモリセルアレイ内の欠陥メモリセルを指
定する欠陥アドレスを多数記憶させ得る回路であり、ま
た、冗長データ貯蔵回路8は、欠陥データを救済する訂
正データを記憶させ得る。冗長アドレス貯蔵回路6から
出力される冗長アドレスRR0〜RRnは欠陥メモリセ
ルを指定するアドレスが入力される場合に活性化される
信号であり、訂正データRD0〜RDnは欠陥データを
代替するデータである。
【0027】冗長アドレスサメータ14は、データ出力
経路を選択決定するための回路であって、冗長を行うか
否かに従い、冗長データ貯蔵回路8とデータ出力バッフ
ァ26、或いはセンスアンプ24とデータ出力バッファ
26を接続させる。この冗長アドレスサメータ14によ
る経路選択信号SDは、冗長アドレスRR0〜RRnが
すべて非活性化される場合(冗長が行われない場合)
に、非活性化されて冗長データ貯蔵回路8内のフローテ
ィングを防止する。即ちこのときには論理“ハイ”の経
路選択信号SDが発生され、第1伝送ゲートT1を非導
通、第2伝送ゲートT2を導通としてセンスアンプ24
とデータ出力バッファ26を接続させ、また、冗長デー
タ貯蔵回路8の放電用トランジスタ100〜104をO
Nさせる。一方、冗長アドレスサメータ14による経路
選択信号SDは、冗長アドレスRR0〜RRnのいずれ
か1つでも活性化されると(冗長が行われる場合)、活
性化されてセンスアンプ24とデータ出力バッファ26
の接続を遮断すると共に冗長データ貯蔵回路8とデータ
出力バッファ26を接続させる。即ちこのときには論理
“ロウ”の経路選択信号SDが発生され、第1伝送ゲー
トT1を導通、第2伝送ゲートT2を非導通として冗長
データ貯蔵回路8とデータ出力バッファ26を接続さ
せ、また、冗長データ貯蔵回路8の放電用トランジスタ
100〜104をOFFさせる。
経路を選択決定するための回路であって、冗長を行うか
否かに従い、冗長データ貯蔵回路8とデータ出力バッフ
ァ26、或いはセンスアンプ24とデータ出力バッファ
26を接続させる。この冗長アドレスサメータ14によ
る経路選択信号SDは、冗長アドレスRR0〜RRnが
すべて非活性化される場合(冗長が行われない場合)
に、非活性化されて冗長データ貯蔵回路8内のフローテ
ィングを防止する。即ちこのときには論理“ハイ”の経
路選択信号SDが発生され、第1伝送ゲートT1を非導
通、第2伝送ゲートT2を導通としてセンスアンプ24
とデータ出力バッファ26を接続させ、また、冗長デー
タ貯蔵回路8の放電用トランジスタ100〜104をO
Nさせる。一方、冗長アドレスサメータ14による経路
選択信号SDは、冗長アドレスRR0〜RRnのいずれ
か1つでも活性化されると(冗長が行われる場合)、活
性化されてセンスアンプ24とデータ出力バッファ26
の接続を遮断すると共に冗長データ貯蔵回路8とデータ
出力バッファ26を接続させる。即ちこのときには論理
“ロウ”の経路選択信号SDが発生され、第1伝送ゲー
トT1を導通、第2伝送ゲートT2を非導通として冗長
データ貯蔵回路8とデータ出力バッファ26を接続さ
せ、また、冗長データ貯蔵回路8の放電用トランジスタ
100〜104をOFFさせる。
【0028】アドレスがメモリ装置に入力されると、こ
の入力されたアドレスに従ってノーマルデコーダ10で
通常の動作が遂行される一方で、冗長アドレス貯蔵回路
6でも、当該アドレスが冗長アドレス貯蔵回路6内に記
憶した欠陥メモリセルを指定するアドレスであれば、該
当する冗長アドレスRR0〜RRnが発生される。も
し、入力されたアドレスが冗長アドレス貯蔵回路6内に
記憶したものでなければ、冗長アドレスRR0〜RRn
は非活性のままでノーマル動作が通常通り遂行される。
即ちこの場合、センスアンプ24とデータ出力バッファ
26が接続され、ノーマルメモリセルアレイ12からの
データを感知増幅して出力する。
の入力されたアドレスに従ってノーマルデコーダ10で
通常の動作が遂行される一方で、冗長アドレス貯蔵回路
6でも、当該アドレスが冗長アドレス貯蔵回路6内に記
憶した欠陥メモリセルを指定するアドレスであれば、該
当する冗長アドレスRR0〜RRnが発生される。も
し、入力されたアドレスが冗長アドレス貯蔵回路6内に
記憶したものでなければ、冗長アドレスRR0〜RRn
は非活性のままでノーマル動作が通常通り遂行される。
即ちこの場合、センスアンプ24とデータ出力バッファ
26が接続され、ノーマルメモリセルアレイ12からの
データを感知増幅して出力する。
【0029】冗長アドレスRR0〜RRnが活性化され
た場合には、これに応じて冗長アドレスサメータ14か
ら経路選択信号SDが活性出力され、また、活性化した
冗長アドレスRR0〜RRnに従って冗長データ貯蔵回
路8内から該当訂正データRD0〜RDnが出力され
る。このときにはデータ出力バッファ26とセンスアン
プ24の接続が遮断されると共に冗長データ貯蔵回路8
とデータ出力バッファ26が接続され、冗長データ貯蔵
回路8による正確なデータがデータ出力バッファ26を
通じて出力される。
た場合には、これに応じて冗長アドレスサメータ14か
ら経路選択信号SDが活性出力され、また、活性化した
冗長アドレスRR0〜RRnに従って冗長データ貯蔵回
路8内から該当訂正データRD0〜RDnが出力され
る。このときにはデータ出力バッファ26とセンスアン
プ24の接続が遮断されると共に冗長データ貯蔵回路8
とデータ出力バッファ26が接続され、冗長データ貯蔵
回路8による正確なデータがデータ出力バッファ26を
通じて出力される。
【0030】本実施形態は本発明の技術的思想の一例で
あり、その他にも多様な実施形態が可能であることは当
該分野で通常の知識を有する者なら容易に理解できると
ころである。例えば、冗長アドレス貯蔵回路6及び冗長
データ貯蔵回路8に、図2及び図3に示すようなヒュー
ズ回路を利用しているが、ヒューズでなくとも他のスイ
ッチング手段を利用して構成してもよいことは、当該分
野で通常の知識を有する者なら容易に理解できる。
あり、その他にも多様な実施形態が可能であることは当
該分野で通常の知識を有する者なら容易に理解できると
ころである。例えば、冗長アドレス貯蔵回路6及び冗長
データ貯蔵回路8に、図2及び図3に示すようなヒュー
ズ回路を利用しているが、ヒューズでなくとも他のスイ
ッチング手段を利用して構成してもよいことは、当該分
野で通常の知識を有する者なら容易に理解できる。
【0031】
【発明の効果】以上述べてきたように本発明によれば、
冗長の際には感知増幅過程を経ることなくデータ出力バ
ッファへ訂正データを出力できるようになっているの
で、アクセスタイムへの影響がほとんどない冗長回路を
提供することができる。加えて、本発明による冗長デー
タ貯蔵回路によれば、ページモードを採用する場合でも
冗長回路の専有面積を小さく抑えられ、また、エラー訂
正コードを採用する場合にも従来より面積増加を抑える
ことができる。
冗長の際には感知増幅過程を経ることなくデータ出力バ
ッファへ訂正データを出力できるようになっているの
で、アクセスタイムへの影響がほとんどない冗長回路を
提供することができる。加えて、本発明による冗長デー
タ貯蔵回路によれば、ページモードを採用する場合でも
冗長回路の専有面積を小さく抑えられ、また、エラー訂
正コードを採用する場合にも従来より面積増加を抑える
ことができる。
【図1】本発明に係る半導体メモリ装置の概略ブロック
図。
図。
【図2】図1中の冗長アドレス貯蔵回路の具体例を示す
回路図。
回路図。
【図3】図1中の冗長データ貯蔵回路の具体例を示す回
路図。
路図。
【図4】図1中の冗長アドレスサメータの具体例を示す
回路図。
回路図。
6 冗長アドレス貯蔵回路 8 冗長データ貯蔵回路 14 冗長アドレスサメータ
フロントページの続き (56)参考文献 特開 平4−195887(JP,A) 特開 平1−273299(JP,A) 特開 平6−139796(JP,A) 特開 昭60−31038(JP,A) 特開 平2−282998(JP,A) 特開 平4−291098(JP,A)
Claims (3)
- 【請求項1】 入力されるアドレスをデコーディングす
るノーマルデコーダと、多数のノーマルメモリセルを有
し、前記ノーマルデコーダから出力されるデコーディン
グ信号に従いメモリセル指定が行われるノーマルメモリ
セルアレイと、このノーマルメモリセルアレイから出力
されるデータを感知増幅するセンスアンプと、を備えた
半導体メモリ装置において、 前記ノーマルメモリセルのうちの欠陥メモリセルを指定
する欠陥アドレスを記憶し、前記入力されるアドレスを
受けて欠陥アドレスであれば冗長アドレスを発生する冗
長アドレス貯蔵回路と、前記冗長アドレスに応じて経路
選択信号を発生する冗長アドレスサメータと、前記経路
選択信号により動作制御され、前記冗長アドレスに応答
して欠陥データを代替する訂正データを出力する冗長デ
ータ貯蔵回路と、前記経路選択信号に応答して前記セン
スアンプの出力又は前記冗長データ貯蔵回路の出力のい
ずれかをデータ出力バッファへ選択的につなぐデータ出
力経路選択回路と、を備え、前記冗長データ貯蔵回路
は、電源電圧に各一方の端子をつなげた第1ヒューズ群
と、接地電圧に各一方の端子をつなげた第2ヒューズ群
と、これら第1ヒューズ群及び第2ヒューズ群の間にそ
れぞれ2ずつ直列接続され、冗長アドレスに従って動作
する伝達トランジスタ群と、を備えたサブブロックを多
数有し、これら各サブブロックを導電経路で接続すると
共に、その導電経路に前記経路選択信号に従い動作する
放電用トランジスタを設けてなり、前記冗長アドレスが
発生される場合には前記センスアンプの出力と前記デー
タ出力バッファの接続を遮断すると共に前記冗長データ
貯蔵回路の出力と前記データ出力バッファを接続するよ
うになっていることを特徴とする半導体メモリ装置。 - 【請求項2】 冗長アドレス貯蔵回路は、電源電圧と制
御ノードとの間に設けたマスタヒューズと、前記制御ノ
ードにドレイン端子が接続され、ゲート端子にチップ選
択信号を受ける第1伝達トランジスタと、この第1伝達
トランジスタのソース端子と接地電圧との間に設けら
れ、ゲート端子に接地電圧を受けるデプレッション形ト
ランジスタと、ソース端子に電源電圧を受け、ゲート端
子にチップ選択信号の反転信号を受ける第2伝達トラン
ジスタと、この第2伝達トランジスタのドレイン端子に
ソース端子が接続され、またドレイン端子が導電経路に
接続され、そしてゲート端子が前記制御ノードに接続さ
れた第3伝達トランジスタと、ドレイン端子が前記導電
経路に接続され、ゲート端子にチップ選択信号の反転信
号を受けると共にソース端子に接地電圧を受ける第4伝
達トランジスタと、前記導電経路に各一方の端子が接続
された第1ヒューズ群と、この第1ヒューズ群の各他方
の端子と接地電圧との間に設けられ、入力されるアドレ
スをゲート端子に受けるアドレス入力トランジスタと、
を備え、前記第1ヒューズ群を欠陥メモリセルのアドレ
スに従い切断して用いるようになっている請求項1記載
の半導体メモリ装置。 - 【請求項3】 冗長アドレスサメータは、冗長アドレス
を入力する第1及び第2NANDゲートと、これら第1
及び第2NANDゲートの各出力信号をそれ入力するN
ORゲートと、を少なくとも備えてなる請求項1又は請
求項2記載の半導体メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940030259A KR0177740B1 (ko) | 1994-11-17 | 1994-11-17 | 반도체 메모리 장치의 리던던시 회로 및 그 방법 |
KR1994P30259 | 1994-11-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08212796A JPH08212796A (ja) | 1996-08-20 |
JP2731136B2 true JP2731136B2 (ja) | 1998-03-25 |
Family
ID=19398235
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7300322A Expired - Fee Related JP2731136B2 (ja) | 1994-11-17 | 1995-11-17 | 半導体メモリ装置の冗長回路及び冗長方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5995422A (ja) |
JP (1) | JP2731136B2 (ja) |
KR (1) | KR0177740B1 (ja) |
CN (1) | CN1096681C (ja) |
DE (1) | DE19542033B4 (ja) |
TW (1) | TW275692B (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100235467B1 (ko) * | 1996-12-20 | 1999-12-15 | 유기범 | 위성통신 시스템의 중간주파수신호 생성장치 |
US6407944B1 (en) | 1998-12-29 | 2002-06-18 | Samsung Electronics Co., Ltd. | Method for protecting an over-erasure of redundant memory cells during test for high-density nonvolatile memory semiconductor devices |
US8164362B2 (en) * | 2000-02-02 | 2012-04-24 | Broadcom Corporation | Single-ended sense amplifier with sample-and-hold reference |
US7173867B2 (en) * | 2001-02-02 | 2007-02-06 | Broadcom Corporation | Memory redundancy circuit techniques |
US6745354B2 (en) | 2000-02-02 | 2004-06-01 | Broadcom Corporation | Memory redundancy implementation |
US6411557B2 (en) | 2000-02-02 | 2002-06-25 | Broadcom Corporation | Memory architecture with single-port cell and dual-port (read and write) functionality |
JP2001243790A (ja) * | 2000-03-01 | 2001-09-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR100356774B1 (ko) * | 2000-11-22 | 2002-10-18 | 삼성전자 주식회사 | 반도체 메모리 장치의 결함 어드레스 저장 회로 |
US6882603B2 (en) * | 2001-01-25 | 2005-04-19 | Dphi Acquisitions, Inc. | Digital tracking servo system with tracking skate detection |
US6714467B2 (en) * | 2002-03-19 | 2004-03-30 | Broadcom Corporation | Block redundancy implementation in heirarchical RAM's |
JP3945993B2 (ja) * | 2001-03-29 | 2007-07-18 | 富士通株式会社 | 半導体記憶装置 |
US6456126B1 (en) * | 2001-05-25 | 2002-09-24 | Xilinx, Inc. | Frequency doubler with polarity control |
CN100382202C (zh) * | 2002-01-23 | 2008-04-16 | 旺宏电子股份有限公司 | 动态地隐藏存储器缺陷的方法及装置 |
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