KR940008211B1 - 반도체메모리장치의 리던던트 셀 어레이 배열방법 - Google Patents
반도체메모리장치의 리던던트 셀 어레이 배열방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 종래 기술에 의한 리던던트 셀 어레이의 배열을 나타내는 도면.
제2도는 본 발명에 의한 리던던트 셀 어레이의 배열을 나타내는 도면.
제3도는 본 발명에 의한 리던던트 비트라인 선택회로의 실시예.
본 발명은 반도체메모리장치중에서 다이나믹 램(dynamic RAM)에 관한 것으로, 특히 리던던트 셀 어레이의 배열방법에 관한 것이다.
반도체메모리장치의 고집적화는 칩내의 각 메모리 셀의 불량 발생율을 증가시키게 된다. 그래서 지금의 모든 반도체메모리장치에는 노벌 메모리 셀 어레이외에 리던던트 셀 어레이의 탑재를 필수적인 요소로 하고 있으며, 상기 리던던트 셀 어레이내의 메모리 셀로 상기 노멀 메모리 셀 어레이내의 불량난 메모리 셀을 대치하게 된다. 상기의 대치 방법은 예를들면 리던던시 방식으로 불량한 메모리 셀을 선택하는 컬럼 어드레스를 리던던트용 컬럼 디코더가 디코딩(decoding)하여 상기 불량난 메모리 셀의 컬럼에 상응하는 리던던트용 컬럼을 지정하여 수행되는 것으로 이는 이 분야에 공지된 사항이다.
종래 기술에 의해 리던던트 셀 어레이의 배열방법은 나타내는 회로를 제1도에 도시하였다. 상기 제1도는 반도체메모리장치에서 리던던트 셀 어레이에 관련된 부분만을 도시한 것으로 점선블럭 N은 노멀 메모리 셀 어레이고 점선블럭 R'은 리던던트 셀 어레이를 나타낸다. 그리고 cell "0"으로 표시된 것은 데이타 레벨이 "0"(또는 "로우(low)")인 메모리 셀이고, cell "1"로 표시된 것은 데이타 레벨이 "1"(또는 "하이(high)")인 메모리 셀이다(여기서 상기 제1도의 cell "0"과 cell "1" 표시를 서로 바꾸어도 무방하다). 그리고 CSL 신호는 컬럼선택선(column select line) 신호로서 노멀 컬럼 디코더(도시되지 않음)로 부터 출력된 신호이고, RCSL' 신호는 리던던트 컬럼 선택선 신호로서 리던던트 컬럼 디코더(도시되지 않음)로 부터 출력된 신호이다. 상기 CSL 및 RCSL' 신호는 상기 제1도회로의 경우 소정의 컬럼을 선택하는 동작시에 각각 "하이"레벨의 신호로 신호로 인가되고 그 이외의 경우는 "로우"레벨의 신호로 인가된다.
상기 제1도 회로의 구성상 특징을 설명한다. 설명에 앞서 상기 제1도 회로의 구성에서 각 비트라인의 배열이 0101 1010 01010... 순서로 되어 있음을 유의하기 바란다(만일 상기 비트라인 배열이 예를들어 0101 0101 0101... 순서로 될 시에는 상기 비트라인 사이의 피치(pitch)가 넓어져 고집적에 부적합하며 이는 이 분야에 잘 알려진 사실이다). 상기 제1도에서 예를들면 비트라인 BO에 불량 셀의 존재가 판명된다면 상기 노멀 메모리 셀 어레이(N)내에 인가되는 CSL 신호는 디세이블 되고 상기 리던던트 셀 어레이(R')내에 인가되는 RCSL'신호(여기서는 RCSL'0)가 인에이블되어 상기 리던던트 셀 어레이(R')내의 리던던트 비트라인 RB'0이 상기 불량난 비트라인 B0를 대치하게 된다. 그리고 예를들어 비트라인 B0와 B2에 불량셀이 존재한다고 하면 상기 과정을 통해 리던던트 비트라인 RB'0과 RB'2가 상기 불량난 비트라인 B0과 B2를 대치하게 되어 리페어 동작이 수행된다. 그러나 예를들어 상기 노멀 메모리 셀 어레이(N)내의 비트라인 B0와 B4에 불량셀이 존재한다고 가정한다면, 상기 불량난 비트라인 B0는 리던던트 비트라인 RB'0에서 의해서 정확하게 리페어가 이루어지지만 상기 불량난 비트라인 B4는 상기 제1도 회로의 구성에서 알 수 있듯이 리던던트 비트라인 RB'2에 의해서 리페어가 정확하게 이루지지 않게 된다. 이는 각각의 메모리 셀의 어레이 구성에서 상기 B4,B5와 상기 RB'2, RB'3가 서로 다르기 때문에 발생되는 것이다(즉, 비트라인의 배열이 상기 B4, B5는 "101"이지만 상기 RB'2, RB'3는 "1010"이기 때문에 서로 정상적인 대치동작을 수행할 수 없게 된다. 그리고 상기 불량난 비트라인 B4를 상기 리던던트 비트라인 RB'1으로 대치할 수 없는 이유는 쉽게 이해할 수 있을 것이다).
상기와 같은 문제점이 발생되면 리페어된 칩의 테스트시에(이는 반도체 칩의 불량 여부를 알아보기 위한 것으로, 불량 트랜지스터의 존재 유무 또는 리프레쉬 주기(period)간격 등을 밝혀내기 위한 것으로 이 분야에 공지된 사항임) 리던던트 셀에 대한 분석을 정확히 할 수 없게 되어 상기 테스트가 제대로 이루어지기 어렵게 된다.
따라서 본 발명의 목적은 칩의 리페어 동작이 정확하게 이루어지도록 하여 칩의 테스트가 용이하고 정확하게 이루어지도록 하는 리던던트 셀 어레이의 배열을 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은, 다수개의 비트라인과, 상기 다수개의 비트라인 각각에 다수개로 접속되는 메모리 셀과, 상기 다수개의 비트라인 각각에 하나씩 접속되는 칩 외부와 연결되는 데이타입출력선과 상기 다수개의 비트라인을 대응시켜 접속하기 위한 컬럼게이트와, 상기 다수개의 컬럼게이트중 적어도 2개 이상의 제1컬럼게이트를 공통으로 제어하기 위한 제1컬럼선택선과, 상기 제1컬럼게이트들에 이웃하는 적어도 2개 이상의 제2 컬럼게이트들을 공통으로 제어하기 위한 제2컬럼선택선과, 상기 제2컬럼게이트들에 이웃하는 적어도 2개 이상의 제3컬럼게이트들을 공통으로 제어하기 위한 제3컬럼선택선과, 상기 제3컬럼게이트들에 이웃하는 적어도 2개이상의 제4컬럼게이트들을 공통으로 제어하기 위한 제4컬럼선택선으로 이루어지며, 미리 예정된 구조의 데이타배열로 구성되는 노멀용 메모리 셀 어레이를 가지는 반도체메모리장치의 리던던트 셀 어레이배열방법에 있어서, 다수개의 리던던트 비트라인과 상기 다수개의 리던던트 비트라인 각각에 다수개로 접속되는 리던던트 메모셀과, 상기 다수개의 리던던트 비트라인 각각에 하나씩 접속되며 칩 외부와 연결되는 데이타입출력선과 상기 다수개의 리던던트 비트라인을 대응시켜 접속하기 위한 리던던트 컬럼게이트와, 상기 다수개의 리던던트 컬럼게이트중에서 상기 제1컬럼게이트의 수와 같은 수로 구성되는 제1리던던트 컬럼게이트를 공통으로 제어하기 위한 제1리던던트컬럼선택선과, 상기 제1리던던트 컬럼게이트들에 이웃하며 상기 제2컬럼게이트의 수와 같은 수로 구성되는 제2리던던트 컬럼게이트들을 공통으로 제어하기 위한 제2리던던트컬럼선택선과, 상기 제2리던던트 컬럼게이트들에 이웃하며 상기 제3컬럼게이트의 수와 같은 수로 구성되는 제3리던던트 컬럼게이트들을 공통으로 제어하기 위한 제3리던던트컬럼선택선과, 상기 제3리던던트 컬럼게이트들에 이웃하며 상기 제4컬럼게이트의 수와 같은 수로 구성되는 제4리던던트 컬럼게이트들을 공통으로 제어하기 위한 제4리던던트컬럼선택선을 각각 구비하는 구성으로 리던던트 셀 어레이를 배열하고, 상기 리던던트 셀 어레이의 데이타배열을 상기 노멀용 메모리 셀 어레이의 데이타 배열과 동일하게 데이타배열을 구성하면서, 상기 노멀용 메모리 셀 어레이에서 결함이 발생시 상기 리던던트 셀 어레이단위로 리던던트가 이루어지는 반도체메모리장치의 리던던트 셀 어레이 배열방법임을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명에 의한 리던던트 셀 어레이의 배열을 나타내는 회로도를 제2도에 도시하였다. 그리고 본 발명에 의한 리던던트 비트라인 선택 회로의 실시예를 제3도에 도시하였다.
제2도의 구성은, 다수개의 비트라인(B0, B1, ... B7)과, 상기의 다수개의 비트라인(B0, B1, ... B7) 각각에 다수개로 접속되는 메모리셀과, 상기 다수개의 비트라인(B0, B1, ... B7) 각각에 하나씩 접속되며 칩외부와 연결되는 데이타입출력선과, 상기 다수개의 비트라인(B0, B1, ... B7)을 대응시켜 접속하기 위한 컬럼게이트(T1, T2, ... T16)와, 상기 다수개의 컬럼게이트(T1, T2, ... T16)중 4개로 이루어지는 제1컬럼게이트(T1, T2, T3, T4)를 공통으로 제어하기 위한 제1컬럼선택선 CSL0과, 상기 제1컬럼게이트(T1, T2, T3, T4)에 이웃하는 4개로 이루어지는 제2컬럼게이트(T5, T6, T7, T8)를 공통으로 제어하기 위한 제2컬럼 선택선 CSL1과, 상기 제2컬럼게이트(T5, T6, T7, T8)에 이웃하는 4개로 이루어지는 제3컬럼게이트(T9, T10, T11, T12)를 공통으로 제어하기 위한 제3컬럼선택선 CSL2와, 상기 제3컬럼게이트(T9, T10, T11, T12)에 이웃하는 4개로 이루어지는 제4컬럼게이트(T13, T14, T15, T16)를 공통으로 제어하기 위한 제4컬럼선택선 CSL3으로 이루어지며, 미리 예정된 구조의 데이타배열로 구성되는 노멀용 메모리 셀 어레이(N)에다가, 다수개의 리던던트 비트라인(RB0, RB1, ...RB7)과, 상기 다수개의 리던던트 비트라인(RB0, RB1, ...RB7) 각각에 다수개로 접속되는 리던던트 메모리셀과, 상기 다수개의 리던던트 비트라인(RB0, RB1, ...RB7) 각각에 하나씩 접속되며 칩 외부와 연결되는 데이타입출력선과 상기 다수개의 리던던트 비트라인(RB0, RB1, ...RB7)을 대응시켜 접속하기 위한 리던던트 컬럼게이트(RT1, RT2, ... RT16)와, 상기 다수개의 리던던트 컬럼게이트(RT1, RT2, ... RT16)중에서 상기 제1컬럼게이트(T1, T2, T3, T4)의 수와 같은 수로 구성되는 제1리던던트 컬럼게이트(RT1, RT2, RT3, RT4)를 공통으로 제어하기 위한 제1리던던트걸럼선택선 RCSL0과, 상기 제1컬럼게이트(RT1, RT2, RT3, RT4)에 이웃하며 상기 제2컬럼게이트(T5, T6, T7, T8)의 수와 같은 수로 구성되는 제2리던던트 컬럼게이트(RT5, RT6, RT7, RT8)를 공통으로 제어하기 위한 제2리던던트컬럼선택선 RCSL1과, 상기 제2리던던트 컬럼게이트(RT5, RT6, RT7, RT8)에 이웃하며 상기 제3컬럼게이트(T9, T10, T11, T12)의 수와 같은 수로 구성되는 제3리던던트 컬럼게이트(RT9, RT10, RT11, RT12)를 공통으로 제어하기 위한 제3리던던트컬럼선택선 RCSL2와, 상기 제3리던던트 컬럼게이트(RT9, RT10, RT11, RT12)에 이웃하며 상기 제4컬럼게이트(T13, T14, T15, T16)의 수와 같은 수로 구성되는 제4리던던트 컬럼게이트(RT13, RT14, RT15, RT16)를 공통으로 제어하기 위한 제4리던던트컬럼선택선 RCSL3으로 이루어지는 리던던트 셀어레이(R)를 배열하는 구성이다.
상기 제2도에서 리던던트 셀 어레이(R)의 메모리 셀의 접속 방식이 노멀 메모리 셀 어레이(N)와 동일함을 밝혀둔다. 또한 상기 제2도에 도시되지 않은 다른 메모리 셀 어레이의 구성방식은 상기 노멀 셀 어레이(N)와 같은 구성으로 블록화되어 존재하며, 상기 리던던트 셀 어레이(R)외에 다른 리던던트 셀 어레이도 상기 리던던트 셀 어레이(R)와 동일한 구성방식으로 다수개 존재하에 됨을 아울러 밝혀둔다.
상기 제2도의 구성상의 특징은, 도시된 바와 같이 상기 노멀 메모리 셀 어레이(N)와 상기 리던던트 셀 어레이(R)의 구성이 동일하게 이루어진다(즉, 상기 노멀 메모리 셀 어레이(N)의 비트라인에서의 데이타 배열방법인 "0101 1010 0101 1010"과 상기 리던던트 셀 어레이(R)의 리던던트 비트라인에서의 데이타 배열방법인 "0101 1010 0101 1010"이 동일하다). 따라서 상기 노멀 메모리 셀 어레이(N)의 예를들어 비트라인 B0와 B4가 불량 셀을 포함하고 있는 것으로 판명되어도 이는 상기 리던던트 셀 어레이(R)의 리던던트 비트라인 RB0와 RB4가 정확하게 리페어 동작을 수행하게 된다. 그리고 그외 다른 비트라인이 불량 셀을 포함하고 있는 상태라도 이는 그의 상응하는 리던던트 비트라인에 의해 정확하게 리페어 동작이 수행되는 것이다. 즉, 노멀 메모리 셀 어레이(N)내의 메모리 셀의 구성 방식이 리던던트 셀 어레이(R)내의 리던던트 셀의 구성방식과 동일하게 이루어지기 때문에 상기 노멀메모리 셀 어레이(N)내의 임의의 비트라인이 불량으로 발생되어도 이로부터 완벽한 리페어 동작을 수행하게 된다.
한편 본 발명에 따른 리던던트 셀 어레이 배열이 실현하기 위해서는 리던던트 컬럼 선택선 신호인 RCSL 신호의 구동방법을 종래와 다르게 변경해야 하는데 이에 대한 실시예를 제3(a)도 및 3(b)도에 도시하였다. 종래 회로의 경우에는, 예를들어 종래 기술에 의한 상기 제1도에서 비트라인 비트라인 B0와 B4가 불량 셀을 포함할시에 이를 리던던트 비트라인 RB'0, RB'2f로 대치하기 위하여 CSL0신호를 RCSL'0신호로, CSL2신호를 RCSL'1신호로 대치시키면 된다. 그러나 본 발명에 따른 리던던트 셀 어레이 배열인 경우에는, 노멀 메모리 셀 어레이내의 부량 셀을 선택하는 CSL신호로부터 RCSL신호를 인에이블 시킬시에 상기 RCSL신호로 RCSL0과 RCSL1 신호를 선택하거나 아니면 RCSL2와 RCSL3신호를 선택하여 비트라인 RB0-RB3과 비트라인 RB4- RB7을 분리하여 선택해 주어야 하며 이는 하기하는 과정에 의한다. 즉, 상기 노멀 메모리 셀 어레이(N)내의 불량 셀을 선택하는 소정의 CSL신호중에서 상위 CSL신호와 하위 CSL신호를 구분하는 LSB(least significant bit ; 이는 최하위 비트라는 개념으로 통상적으로 "0"이나 "1"을 통칭한다) 신호를 이용해서 상기 RCSL0와 RCSL1, RCSL2와 RCSL3 신호에서 각각 한개씩의 신호를 선택한다.
이러한 방법을 실시하기 위한 회로를 제3(a), (b)도와 같이 제시한다. 상기 제3(a)도는 로직 게이트에 의하여 예를들어 RCSL0과 RCSL1을 구별할 수 있도록 노멀메모리 셀 어레이(N)의 CSL신호중에서 소정의 원하는 RCSL신호를 선택하도록 한 비트의 정보(통상적으로 LSB라 함)를 사용하는 방법을 나타내는 회로도이다. 즉, 상기 노멀 메모리 셀 어레이(N)의 불량 셀을 지정하는 어드레스를 추출하여, 이 어드레스가 입력으로 들어오면, 리던던트 인에이블신호(REN)가 "하이" 상태로 인에이블되고, LSB의 정보에 의해서 상기 불량 셀을 포함하는 노멀 메모리 셀 어레이와 같은 데이타 배열 구조를 가지는 리던던트 셀 어레이(R)를 구동할 수 있게된다. 제3(b)도는 상기 제3(a)도와 같이 로직을 사용하지 않고 퓨즈(fuse)를 사용하여 대치하는 방법에 관한 것으로, LSB정보에 따라서 레이저 투사방법 등으로 컷팅(cutting)함으로써 소정의 원하는 리던던트 셀 어레이를 구동할 수 있게 된다.
상기 제2도와 같이 실시한 본 발명은 노멀 메모리 셀 어레이내의 리던던트 셀 어레이이며, 상기 제3도와 같은 리던던트 비트라인 선택회로는 다르게 실시할 수 있음을 알아야 할 것이다. 한편 본 발명은 제1도에 도시된 종래기술에 의한 리던던트 셀 어레이에 비해 다소 리던던트 셀 어레이의 면적이 증가되기는 하지만, 현재의 고집적화 기술을 참조한다면 칩 면적의 증가에 크게 부담을 주지는 않으며, 오히려 고집적 메모리장치일수록 그 수율(yield)의 문제 및 신뢰성 저하라는 문제점을 현저하게 개선시킬 수 있다는 것을 당 기술 분야 통상의 지식을 가진자는 용이하게 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 리던던트 셀 어레이 구조는 칩의 각종 테스트시 발생되는 문제점을 용이하게 발견할 수 있으며, 실제적인 칩의 불량 여부를 정확하게 분석할 수 있어 결과적으로 반도체메모리장치의 신뢰성을 향상시키는 효과가 있다.
Claims (1)
- 다수개의 비트라인과, 상기 다수개의 비트라인 각각에 다수개의 접속되는 메모리셀과 상기 다수개의 비트라인 각각에 하나씩 접속되며 칩 외부와 연결되는 데이타입출력선과 상기 다수개의 비트라인을 대응시켜 접속하기 위한 컬럼게이트와, 상기 다수개의 컬럼게이트 중 적어도 2개 이상의 제1컬럼게이트를 공통으로 제어하기 위한 제1컬럼선택선과, 상기 제1컬럼게이트들에 이웃하는 적어도 2개이상의 제2컬럼게이트들을 공통으로 제어하기 위한 제2컬럼선택선과, 상기 제2 컬럼게이트들에 이웃하는 적어도 2개이상의 제3컬럼게이트들을 공통으로 제어하기 위한 제3컬럼선택선과, 상기 제3컬럼게이트들에 이웃하는 적어도 2개 이상의 제4컬럼게이트들을 공통으로 제어하기 위한 제4컬럼선택선으로 이루어지며, 미리 예정된 구조의 데이타배열로 구성되는 노멀용 메모리 셀 어레이를 가지는 반도체메모리장치의 리던던트 셀 어레이 배열 방법에 있어서, 다수개의 리던던트 비트라인과, 상기 다수개의 리던던트 비트라인 각각에 다수개로 접속되는 리던던트 메모셀과, 상기 다수개의 리던던트 비트라인 각각에 하나씩 접속되며 칩 외부와 연결되는 데이타입출력선과 상기 다수개의 리던던트 비트라인을 대응시켜 접속하기 위한 리던던트 컬럼게이트와, 상기 다수개의 리던던트 컬럼게이트중에서 상기 제1컬럼게이트의 수와 같은 수로 구성되는 제1리던던트 컬럼게이트를 공통으로 제어하기 위한 제1리던던트컬럼선택선과, 상기 제1리던던트 컬럼게이트들에 이웃하며 상기 제2컬럼게이트의 수와 같은 수로 구성되는 제2리던던트 컬럼게이트들을 공통으로 제어하기 위한 제2리던던트컬럼선택선과, 상기 제2리던던트 컬럼게이트들에 이웃하며 상기 제3컬럼게이트의 수와 같은 수로 구성되는 제3리던던트 컬럼게이트들을 공통으로 제어하기 위한 제3리던던트컬럼선택선과, 상기 제3리던던트 컬럼게이트들에 이웃하며 상기 제4컬럼게이트의 수와 같은 수로 구성되는 제4리던던트 컬럼게이트들을 공통으로 제어하기 위한 제4리던던트컬럼선택선을 각각 구비하는 구성으로 리던던트 셀 어레이를 배열하고, 상기 리던던트 셀 어레이의 데이타배열을 상기 노멀용 메모리 셀 어레이의 데이타배열과 동일하게 데이타배열을 구성하면서, 상기 노멀용 메모리 셀 어레이에서 결함이 발생시 상기 리던던트 셀 어레이단위로 리던던트가 이루어짐을 특징으로 하는 반도체메모리장치의 리던던트 셀 어레이 배열방법.
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