JPS632351A - 半導体装置 - Google Patents

半導体装置

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JPS632351A
JPS632351A JP61145582A JP14558286A JPS632351A JP S632351 A JPS632351 A JP S632351A JP 61145582 A JP61145582 A JP 61145582A JP 14558286 A JP14558286 A JP 14558286A JP S632351 A JPS632351 A JP S632351A
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JP
Japan
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signal line
circuit
node
bit1
transistor
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JP61145582A
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English (en)
Inventor
Tomoyuki Tagami
田上　知之
Masaru Nawaki
那脇　勝
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Sharp Corp
Original Assignee
Sharp Corp
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、不良ビット救済用の予備信号線回路（冗長
回路）を有した半導体装置に関し、とくにその冗長線置
換のための構造に関するものである。
（ロ）従来の技術 一般に、半導体装置、特にたとえばＤＲＡＭの−ような
半導体メモリにおいて、大容量化の為の微細化、製造工
程の複雑化、チップサイズの増大などは歩留りを低下さ
せる。この歩留り低下を防ぐ為に、メモリーチップ内に
本来のビット線、ワード線及びメモリセルの他に、冗長
線と呼ばれる予備のビット線ワード線及びメモリセルを
設けておき、本来のものに欠陥が生じたとき予備のもの
と置き換える方法が用いられている。そして冗長線置換
によってパッケージを行う前に不良チップの何割かは救
われる。従来、冗長線置換を行うには不良ビットの持つ
アドレスと同じアドレスを予備のビット線あるいはワー
ド線にヒユーズのような素子で切り変えて与えて活性化
し、かつ不良ビットのビット線あるいはワード線を不活
性にすることによってなされる。
具体的には、第２図に示すような冗長回路を有するもの
がよく知られている。以下、この冗長回路におけるスタ
ティックな冗長線置換の方法と、回路の動作を説明する
が、この回路では説明を簡単にする為にアドレスを２ｂ
１【とじている。図中Ｂ　ＩＴｌ　１．Ｂ　ＩＴｌ　１
〜ＢＩＴ１４゜ＢＩＴ１４は本来のビット線で、ＢＩＴ
Ｒ。
Ｂ［ＴＲは冗長のビット線である。今、ビット線５ｒｒ
１１．Ｂｒ下１１に不良がある場合を考える。この場合
、ビット線Ｂ　ＩＴｌ　１．　Ｂ　ＩＴＩ　１をそれぞ
れ冗長ビット線ＢＩＴＲ，ＢＩＴＲに置き換える。まず
ビット線Ｂ　ＩＴｌ　１．　Ｂ　１１’１１をそれぞれ
不活性にする為にヒユーズＦ　Ｕ　Ｓ　Ｅｌｌを切断す
る。ノード２０はゲートＮＡＮＤ１１からの信号が断た
れる為、βの小さいトランジスタＴＰ６によって“Ｈ”
レベルになり、ゲートＩＮＶ１１を通してノード２１が
Ｌ　ＩＴレベルとなって、ビット線ＢＩＴ１１．ＢＩＴ
１１はそれぞれデータ線り、Ｄとは電気的に永久に切り
離される。次に、ビット線Ｂ　ＩＴｌ　１．　Ｂ　ＩＴ
ｌ　１に対応する冗長線を活性化させる為にヒユーズＦ
ＵＳＥＲ５を切断すると、ノード２２はβの小さいトラ
ンジスタＴＰ５によって゛°Ｈ″レベルになり、ノード
２３．２４はそれぞれ“Ｌ″および“Ｈ″レベルなり、
トランジスタＴＰ１１〜ＴＰ１４およびトランジスタＴ
ＮＩ〜ＴＮ４は全て導通し、アドレスＡｏ　、Ａｏがノ
ード２５へ、同じくアドレスＡ１．Ａ□がノード２６に
それぞれ伝えられる。さらにその上で、不要なアドレス
Ａｏ、Ａ１を切る為にヒユーズＦＵＳＥＲ２゜ＦＵＳＥ
Ｒ４を切断する。以上の要領でＢＩＴｌｌ、８１Ｔ１１
が不活性になりＢＩＴＲ。
ＢＩＴＲが活性化されるものである。
（ハ）発明が解決しようとする問題点 しかしながら、上記の回路では、冗長回路にヒユーズＦ
ＬＩＳＥＲＩ〜ＦＵＳＥＲ５などの大きな素子を多く必
要とすることにより、冗長回路の１つのチップにしめる
面積の増加が大きく、また、上記の冗長線置換の方法で
は、多数のヒユーズを切断せねばならず、置換のために
費やす時間が増加しコスト増をまねくといった問題があ
った。
この発明は上記の事情に鑑みてなされたもので、チップ
面積が増大せず、置換処理の時間を短縮し得る回路を有
する半導体装置を提供しようとするものである。
（ニ）問題点を解決するための手段および作用この発明
の構成は、複数の信号線回路と、不良箇所救済用の複数
の予備信号線回路と、そのそれぞれの予備信号線回路の
いずれかを不良となった信号線回路に対応するように選
択する選択回路とを具備し、それぞれの信号線回路のい
ずれかが不良の際に、その不良の信号線回路が不活性に
されるとともに、その不良の信号線回路に対応して所定
の予備信号線回路が活性にされる半導体装置であって、
さらに、それぞれの信号線回路の一部に、切断された際
にその信号線回路を不活性にする回路開成素子を設け、
選択回路が、回路開成素子がＦＪＪ断されて不活性にさ
れた信号線回路に入力された信号により、対応する予備
信号線回路を選択することを特徴とする半導体装置であ
る。
（ホ）実施例 以下この発明の実施例を図面にて詳述するが、この発明
は以下の実施例に限定されるものではない。
第１図において、１．２，３．および４は信号線回路で
ある。信号線回路１はアドレスバスＡ１、Ａｏに入力が
接続されるゲートＮＡＮＤ１と、ゲートＮＡＮＤＩの出
力に接続される回路開成素子（以下ヒユーズと記す）Ｆ
ＵＳＥｌと、ヒユーズＦＵＳＥ１を介してノード５が接
続されるゲートＩＮＶ１と、ゲートＩＮｖ１のノード６
に接続されてスイッチング制御され、スイッチングした
際にビット線ＢＩＴＩにデータ線りを、ビット線ミＩＴ
１にデータ線りをそれぞれ接続するトランジスタ７およ
びトランジスタ８と、ノード５を“Ｈ°゛とするトラン
ジスタＴＰ１とで構成される。
以下、それぞれの信号線回路２．３．４も信号線回路１
と同一の構成であり、同一の構成要素には信号線回路１
と同一の符号を記して示すものである。
そして、信号線回路２のゲートＮＡＮＤ１の入力は、ア
ドレスバスＡ１およびアドレスバスＡｏに、信号線回路
３のゲートＮＡＮＤ１の入力はアドレスバスＡ１および
アドレスバスＡｏに、さらに信号線回路４のゲートＮＡ
ＮＤＩの入力はアドレスバスＡ１およびアドレスバスＡ
ｏにそれぞれ接続される。同じく、信号線回路２のトラ
ンジスタ７とトランジスタ８とは、データ線りと゛ビッ
ト線ＢＩＴ２およびデータ線りとビット線ＢＩＴ２を、
信号線回路３のトランジスタ７とトランジスタ８とは、
データ線りとビット線ＢＩＴ３およびデータ線りとビッ
ト線ＢＩＴ３を、さらに信号線回路４のトランジスタ７
とトランジスタ８とは、データ線りとビット線ＢＩＴ４
およびデータ線りとビット線ＢＩＴ４をそれぞれスイッ
チングされた際に接続する。
つぎに、予備信号線回路９は、スイッチングされた際に
データ線りと冗長ビット線ＢＩＴ１Ｒを、データ線丁と
冗長ビット線ＢＩＴ１’Ｒをそれぞれ接続するトランジ
スタ１０．１１と、トランジスタ１ｏ、１１をスイッチ
ング制御するゲートＩＮＶＩＲと、スイッチングされた
際にそれぞれの信号線回路１．２，３．４のそれぞれの
ノード６とゲートＩＮＶＩＲのノード１２とを接続する
トランジスタＴＰ２とで構成され、選択回路１３はトラ
ンジスタＴＰ２にゲートＮＡＮＤ−１の出力信号を伝達
するようにトランジスタＴＰ２とゲートＮＡＮＤ１の出
力とを接続している。
以下にこの実施例の動作と冗長置換の方法を説明するが
、従来例と同様、アドレスが２　ｂｉｔの場合について
詳述する。
まず、それぞれの信号線回路１．２．３．４で全く不良
のない場合で、かつ、ビット線ＢＩＴ１が選択される場
合について説明する。この場合、アドレスバスＡ１およ
びアドレスバスＡ。がともにＨ″である。この時、信号
線回路１のゲートＮＡＮＤ１の出力のみが°Ｌ″となる
。以下信号線回路１の各構成要素の動作について記述す
る。
上記１１　Ｌ　ＩＩの信号により、ゲートＩＮＶ１は°
“ＨＩＩを出力し、したがってトランジスタ７．８がＯ
Ｎしてビット線ＢＩＴ１．ＢＩＴ１が選択される。しか
しながら、トランジスタＴＰ２がＯＮしているので、ゲ
ートＩＮＶ１Ｒのノード１２が”Ｈ″′、ノード１４が
“Ｌ”となって、冗長ビット線Ｂ　ＩＴｌ　Ｒ，、Ｂ　
ＩＴｌ　Ｒは選択されない。また、ビット線ＢＩＴ１．
ＢＩＴ１の他のビット線ＢＩＴ２．ＢＩＴ２〜ＢＩＴ４
．ＢＩＴ４は、それぞれの信号線回路２，３．４のグー
１ＮＡＮＤ１の出力がＨ″′、シたがってゲートＩＮＶ
１の出力がＬとなって選択されず、それぞれ信号線回路
２，３．４のトランジスタＴＰ−２はＯＦＦしている。
つぎに、ビット線ＢＩＴ１．ＢＩＴ１に不良があり、か
つ、それが選択された場合を説明する。
この場合、不良となったビット線ＢＩＴ１゜ＢＩＴｌを
冗長ビット線ＢＩＴ１Ｒ，ＢＩＴ１Ｒと置き換えるため
に、たとえばレーザなどでヒユーズＦＵＳＥ１を切断す
る。これによってノード５はトランジスタＴＰ１によっ
て゛Ｈパになり、ノード６は“Ｌ″となり、ビット線Ｂ
ＩＴ１゜ＢＩＴｌは永久に選択されず不活性化される。
また、ゲートＮＡＮＤ１の出力は″゛ＬＬパランジスタ
ＴＰ２はＯＮＬ、ているので、ノード１２は′“Ｌパ、
ノード１４は゛ｌ−ビ°となって冗長ビット線Ｂ　［Ｔ
Ｉ　Ｒ，Ｂ　ＩＴＩ　Ｒが選択される。この状態からビ
ット線ＢＩＴ２．１３１Ｔ２が選択されるべく、アドレ
スバスＡｏが“Ｌ″、アドレスバスＡ１が゛トビ°とな
ると、信号線回路２のゲートＮＡＮＤ１の出力がＬ　１
１となり、これにより信号線回路２のトランジスタＴＰ
２がＯＮする。しかしながら、この時、信号線回路２の
ゲートＩＮＶ１のノード６はＨ″であるため、ゲートＩ
ＮＶＩＲのノード１２には°Ｈ″が入力され、ノード１
４が“Ｌ″となって冗長ビット線Ｂ［ＴＩＲ，Ｂ［ＴＩ
Ｒは選択されない。
上記においては、アドレスを２　ｂｉｔとしたが、現在
よ（使用される８ｂｉｔあるいは１６ｂｉｔさらには３
２ｂｉｔのマイクロコンピュータ−にあわせて適宜増減
されるものである。
なお、回路開成素子としては、レーザの熱によって溶断
されるヒユーズと同等な導電性物質であればよい。
（へ）発明の効果 この発明によれば、冗長線の選択部にデコード回路やヒ
ユーズ等の素子を必要とせず、不良箇所を不活性にする
操作のみで全ての置換処理を短時間で行うことができ、
選択回路によるチップ面積の珊加を抑え、かつ、冗長線
の置換処理時間を短縮でき、チップコストを下げること
ができる回路を有する半導体装置が得られる。
【図面の簡単な説明】
第１図はこの発明の実施例電気回路図、第２図は従来例
の電気回路図である。 １．２．３．４・・・・・・信号線回路、９・・・・・
・予備信号線回路、 １３・・・・・・選択回路、 ＦＵＳＥＩ・・・・・・回路開成素子。

Claims (1)

    【特許請求の範囲】
  1. １、複数の信号線回路と、不良箇所救済用の複数の予備
    信号線回路と、そのそれぞれの予備信号線回路のいずれ
    かを不良となった信号線回路に対応するように選択する
    選択回路とを具備し、それぞれの信号線回路のいずれか
    が不良の際に、その不良の信号線回路が不活性にされる
    とともに、その不良の信号線回路に対応して所定の予備
    信号線回路が活性にされる半導体装置であって、さらに
    、それぞれの信号線回路の一部に、切断された際にその
    信号線回路を不活性にする回路開成素子を設け、選択回
    路が、回路開成素子が切断されて不活性にされた信号線
    回路に入力された信号により、対応する予備信号線回路
    を選択することを特徴とする半導体装置。
JP61145582A 1986-06-20 1986-06-20 半導体装置 Pending JPS632351A (ja)

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