JPS6348133A - メモリ用バツクアツプ電源回路 - Google Patents
メモリ用バツクアツプ電源回路Info
- Publication number
- JPS6348133A JPS6348133A JP61190819A JP19081986A JPS6348133A JP S6348133 A JPS6348133 A JP S6348133A JP 61190819 A JP61190819 A JP 61190819A JP 19081986 A JP19081986 A JP 19081986A JP S6348133 A JPS6348133 A JP S6348133A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- memory device
- voltage
- battery
- memory
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Stand-By Power Supply Arrangements (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ用バックアップ電源回路に関し、特に、
メモリ装置の電源断に対応するメモリ用バックアップ電
源回路に関する。
メモリ装置の電源断に対応するメモリ用バックアップ電
源回路に関する。
従来、この種のメモリ用バックアップ電源回路は、その
−例が第２図に示されるように、ダイオード８と乾電池
９とにより構成されており、所定のメモリ装置用電源出
力電圧は、端子１０３および１０４を介して端子１０４
に接続されているメモリ装置に供給されている。前記メ
モリ装置の電源装置における障害により、前記電源出力
電圧が低下する事態においては、ダイオード８は導通状
態になり、乾電池９による電源電圧がダイオード８およ
び端子１０４を経由して前記メモリ装置に供給される。
−例が第２図に示されるように、ダイオード８と乾電池
９とにより構成されており、所定のメモリ装置用電源出
力電圧は、端子１０３および１０４を介して端子１０４
に接続されているメモリ装置に供給されている。前記メ
モリ装置の電源装置における障害により、前記電源出力
電圧が低下する事態においては、ダイオード８は導通状
態になり、乾電池９による電源電圧がダイオード８およ
び端子１０４を経由して前記メモリ装置に供給される。
上述した従来のメモリ用バックアップ電源回路において
は、メモリ装置の電源装置の障害断時に、乾電池９によ
りメモリ装置に供給される電源電圧が、ダイオード８に
より電圧低下の影響を受けるという欠点があり、また、
バックアップ用電源としての乾電池が充電できないとい
う運用上の欠点がある。
は、メモリ装置の電源装置の障害断時に、乾電池９によ
りメモリ装置に供給される電源電圧が、ダイオード８に
より電圧低下の影響を受けるという欠点があり、また、
バックアップ用電源としての乾電池が充電できないとい
う運用上の欠点がある。
本発明のメモリ用バックアップ電源回路は、所定のメモ
リ装置に対する電源電圧を供給する電源装置において、
前記電源装置の正常動作時においては常時充電状態に保
持されるバックアップ電源用の電池と、前記電源装置よ
りメモリ装置に供給される電源電圧のダウン時において
は前記電源を前記バックアップ電源用の出力電圧に切替
えてメモリ装置に供給するスイッチ回路と、を備えて構
成される。
リ装置に対する電源電圧を供給する電源装置において、
前記電源装置の正常動作時においては常時充電状態に保
持されるバックアップ電源用の電池と、前記電源装置よ
りメモリ装置に供給される電源電圧のダウン時において
は前記電源を前記バックアップ電源用の出力電圧に切替
えてメモリ装置に供給するスイッチ回路と、を備えて構
成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。第１図に示
されるように、本実施例は、Ｉ・ランジスタＪおよび２
と、バイアス抵抗３および４と、抵抗５と、電池６と、
ツェナーダイオード７と、を備えている。
されるように、本実施例は、Ｉ・ランジスタＪおよび２
と、バイアス抵抗３および４と、抵抗５と、電池６と、
ツェナーダイオード７と、を備えている。
第１図において、メモリ装置用の電源装置の電源出力電
圧は端子１０１を介して供給されており、メモリ装置に
対しては、前記電源出力電圧はトランジスタ１および端
子１０２を経由して供給される。電池６の電圧は、メモ
リ装置が正常に動作する最低電圧に１ヘランジスタ２の
電圧低下分を加算した値よりも高く、叶つ端子１０１に
供給される前記電源装置の電源出力電圧より低い値に設
定される。
圧は端子１０１を介して供給されており、メモリ装置に
対しては、前記電源出力電圧はトランジスタ１および端
子１０２を経由して供給される。電池６の電圧は、メモ
リ装置が正常に動作する最低電圧に１ヘランジスタ２の
電圧低下分を加算した値よりも高く、叶つ端子１０１に
供給される前記電源装置の電源出力電圧より低い値に設
定される。
前記電源装置より端子］０１を介して所定の電源出力電
圧が供給されると、トランジスタ１は動作状態となる。
圧が供給されると、トランジスタ１は動作状態となる。
ハ５イアス抵抗３および４の抵抗値は、バイアス抵抗３
および４による分圧比により、■・ランジスタ２が非動
作状態となるように選定される。１〜ランジスタ１の動
作状態においては、トランジスタ１のベースを通して抵
抗５に流れる微小電流によって、電池６は常時充電され
る。また、トランジスタ１を介して、端子１０２に接続
されるメモリ装置には所定の電源電圧が供給される。
および４による分圧比により、■・ランジスタ２が非動
作状態となるように選定される。１〜ランジスタ１の動
作状態においては、トランジスタ１のベースを通して抵
抗５に流れる微小電流によって、電池６は常時充電され
る。また、トランジスタ１を介して、端子１０２に接続
されるメモリ装置には所定の電源電圧が供給される。
メモリ装置用電源装置の電源出力電圧がダウンした場合
には、トランジスタ１には逆バイアス電圧が印加される
なめ非動作状態となり、バイアス抵抗３および４に流入
する電流は零となる。このため、トランジスタ２は順方
向のバイアス電圧が印加されることとなるなめ動作状態
に転移し、電池６からは、トランジスタ２および端子１
０２を介して、所定のバックアップ用の電源出力電圧が
メモリ装置に供給される。
には、トランジスタ１には逆バイアス電圧が印加される
なめ非動作状態となり、バイアス抵抗３および４に流入
する電流は零となる。このため、トランジスタ２は順方
向のバイアス電圧が印加されることとなるなめ動作状態
に転移し、電池６からは、トランジスタ２および端子１
０２を介して、所定のバックアップ用の電源出力電圧が
メモリ装置に供給される。
以上説明したように、本発明は、正常動作時においては
、バックアップ用電源としての電池に対する充電作用が
常時保持され、且つ、メモリ装置用電源装置の電源出力
電圧ダウン時においては、電圧低下をともなわない正常
の電源電圧が、バッファ・ツブ用として前記電池よりメ
モリ装置に供給されるという効果がある。
、バックアップ用電源としての電池に対する充電作用が
常時保持され、且つ、メモリ装置用電源装置の電源出力
電圧ダウン時においては、電圧低下をともなわない正常
の電源電圧が、バッファ・ツブ用として前記電池よりメ
モリ装置に供給されるという効果がある。
第１−図は本発明の一実施例の要部を示す回路図、第２
図は、従来のメモリ用バックアップ電源回路を要部を示
す回路図である。 図において、１．２・・・・・・トランジスタ、３．４
・・・・・・バイアス抵抗、５・・・・・・負荷抵抗、
６・・・・・・電池、７・・・・・・ツェナーダイオー
ド、８・・・・・・ダイオード、６一 印− ７就電池
図は、従来のメモリ用バックアップ電源回路を要部を示
す回路図である。 図において、１．２・・・・・・トランジスタ、３．４
・・・・・・バイアス抵抗、５・・・・・・負荷抵抗、
６・・・・・・電池、７・・・・・・ツェナーダイオー
ド、８・・・・・・ダイオード、６一 印− ７就電池
Claims (1)
- 所定のメモリ装置に対する電源電圧を供給する電源装置
において、前記電源装置の正常動作時においては常時光
電状態に保持されるバックアップ電源用の電池と、前記
電源装置よりメモリ装置に供給される電源電圧のダウン
時においては前記電源電圧を前記バックアップ電源用の
電池の出力電圧に切替えてメモリ装置に供給するスイッ
チ回路と、を備えることを特徴とするメモリ用バックア
ップ電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61190819A JPS6348133A (ja) | 1986-08-13 | 1986-08-13 | メモリ用バツクアツプ電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61190819A JPS6348133A (ja) | 1986-08-13 | 1986-08-13 | メモリ用バツクアツプ電源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6348133A true JPS6348133A (ja) | 1988-02-29 |
Family
ID=16264283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61190819A Pending JPS6348133A (ja) | 1986-08-13 | 1986-08-13 | メモリ用バツクアツプ電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6348133A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03239130A (ja) * | 1990-02-14 | 1991-10-24 | Kimura Denki Kk | アナンシエータ装置の電源瞬断補償回路 |
-
1986
- 1986-08-13 JP JP61190819A patent/JPS6348133A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03239130A (ja) * | 1990-02-14 | 1991-10-24 | Kimura Denki Kk | アナンシエータ装置の電源瞬断補償回路 |
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