JPH01244560A - メモリデータ保持保証回路 - Google Patents
メモリデータ保持保証回路Info
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- JPH01244560A JPH01244560A JP63072283A JP7228388A JPH01244560A JP H01244560 A JPH01244560 A JP H01244560A JP 63072283 A JP63072283 A JP 63072283A JP 7228388 A JP7228388 A JP 7228388A JP H01244560 A JPH01244560 A JP H01244560A
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- 238000001514 detection method Methods 0.000 claims description 24
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- 239000004065 semiconductor Substances 0.000 claims description 7
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 abstract 4
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 6
- 229910052744 lithium Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリデータ保持保証回路、特に選択状態とす
るためのチップイネーブル（以下ＣＥという）端子を有
する半導体メモリのメモリデータ保持保証回路に関する
。
るためのチップイネーブル（以下ＣＥという）端子を有
する半導体メモリのメモリデータ保持保証回路に関する
。
第２図は従来のこの種のメモリデータ保持保証回路の代
表的な回路図である。第２図において、電圧検出素子１
は動作範囲内の電源電圧において、入力端子の電圧が設
定されたしきい値以下である間は゛ロー′°レベルを、
設定されたしきい値を越えているときは“ハイ″レベル
を出力する。
表的な回路図である。第２図において、電圧検出素子１
は動作範囲内の電源電圧において、入力端子の電圧が設
定されたしきい値以下である間は゛ロー′°レベルを、
設定されたしきい値を越えているときは“ハイ″レベル
を出力する。
バイポーラトランジスタ１１はメモリ３のＣＥラインの
スイッチング用で、ベース電極、コレクタ電極およびエ
ミッタ電極がそれぞれ電圧検出素子１の出力端子、ＣＥ
端子９の制御用の出力線である駆動ライン１０．および
メモリ３のＣＥ端子９に接続されている。さらにバイポ
ーラ１〜ランシスタ１〕のエミッタ電極とＣＥ端子９と
はプルダウン用の抵抗１２を介して論理グランドへ接続
されている。抵抗１３．１４はいずれもバイポーラトラ
ンジスタ１］のバイアス抵抗である。
スイッチング用で、ベース電極、コレクタ電極およびエ
ミッタ電極がそれぞれ電圧検出素子１の出力端子、ＣＥ
端子９の制御用の出力線である駆動ライン１０．および
メモリ３のＣＥ端子９に接続されている。さらにバイポ
ーラ１〜ランシスタ１〕のエミッタ電極とＣＥ端子９と
はプルダウン用の抵抗１２を介して論理グランドへ接続
されている。抵抗１３．１４はいずれもバイポーラトラ
ンジスタ１］のバイアス抵抗である。
次に第２図の回路の動作を説明する。電源電圧ＶＣＣが
設定されたしきい値以下のとき、電圧検出素子１の出力
は゛ロー′”レベルなのて、バイポーラ１〜ランジスタ
１１のベース電流はほぼＯてあり、しかも抵抗１２．１
４を介してグランドへプルダウンされているのでバイポ
ーラトランジスタ１１のコレクタ・エミッタ間はオフし
ている。従って、仮にバイポーラ１〜ランジスタ１コの
コレクタへ接続された駆動ライン１０の電位レベルか変
化しても、この変化はこの１ヘランシスタのエミッタ、
即ちＣＥ端子へは伝達されない。結局この間、ＣＥ端子
９は抵抗１２のプルタウンにより°゛ロー″レヘル保持
され、メモリ素子のスタンバイ状態が保証される。電源
電圧ＶＣＣか設定されたしきい値を越えたとき、電圧検
出素子１の出力は″ハイパレベルとなるので、バイポー
ラ１ヘランシスタ］１のベース電流が流れ出し、コレク
タ・エミッタ間はオンする。イＪ３． Ｌ、これたけて
は、抵抗１２にこのときにかかる電圧たけで、ＣＥ端子
９かパハイ”ルヘルとなってメモリ３がアクティフ状態
とならないように、バイポーラトランジスタ１１の能力
と抵抗ｉ−２，］−３，１４の抵抗値の考境がなされて
いる。ＣＥ端子９が駆動状態になるのは、そのあとにバ
イポーラ）ヘランシスタ１１のコレクタにつながる駆動
ライン］Ｏのレベルを更に高い値に変化しなときである
。
設定されたしきい値以下のとき、電圧検出素子１の出力
は゛ロー′”レベルなのて、バイポーラ１〜ランジスタ
１１のベース電流はほぼＯてあり、しかも抵抗１２．１
４を介してグランドへプルダウンされているのでバイポ
ーラトランジスタ１１のコレクタ・エミッタ間はオフし
ている。従って、仮にバイポーラ１〜ランジスタ１コの
コレクタへ接続された駆動ライン１０の電位レベルか変
化しても、この変化はこの１ヘランシスタのエミッタ、
即ちＣＥ端子へは伝達されない。結局この間、ＣＥ端子
９は抵抗１２のプルタウンにより°゛ロー″レヘル保持
され、メモリ素子のスタンバイ状態が保証される。電源
電圧ＶＣＣか設定されたしきい値を越えたとき、電圧検
出素子１の出力は″ハイパレベルとなるので、バイポー
ラ１ヘランシスタ］１のベース電流が流れ出し、コレク
タ・エミッタ間はオンする。イＪ３． Ｌ、これたけて
は、抵抗１２にこのときにかかる電圧たけで、ＣＥ端子
９かパハイ”ルヘルとなってメモリ３がアクティフ状態
とならないように、バイポーラトランジスタ１１の能力
と抵抗ｉ−２，］−３，１４の抵抗値の考境がなされて
いる。ＣＥ端子９が駆動状態になるのは、そのあとにバ
イポーラ）ヘランシスタ１１のコレクタにつながる駆動
ライン］Ｏのレベルを更に高い値に変化しなときである
。
ト述した従来の回路は、ＣＦ端子９の駆動用にバイポー
ラ１ヘランシスタ１］を使用しているため、電圧検出素
子１て検出する電源電圧ＶＣＣか設定されたしきい値以
」］にある間は、常に電圧検出索子１の出力からバイポ
ーラ１〜ランシスタ］１のヘース、エミッタを通してク
ラン１〜へ電流が流れ込む。そこで、このメモリ回路シ
ステム全体としてスタンバイ状態下において流れる電源
電流、いわゆるスタンバイ電流が上記の電流（従来例で
は約１ｍＡ、）か寄与して大きなものとなってしまうと
いう欠点がある。
ラ１ヘランシスタ１］を使用しているため、電圧検出素
子１て検出する電源電圧ＶＣＣか設定されたしきい値以
」］にある間は、常に電圧検出索子１の出力からバイポ
ーラ１〜ランシスタ］１のヘース、エミッタを通してク
ラン１〜へ電流が流れ込む。そこで、このメモリ回路シ
ステム全体としてスタンバイ状態下において流れる電源
電流、いわゆるスタンバイ電流が上記の電流（従来例で
は約１ｍＡ、）か寄与して大きなものとなってしまうと
いう欠点がある。
通常、メモリデータ保持保証回路を用いてデータ保持を
行うメモリ回路システムにおいては、メモリとしてＣＭ
ＯＳスタティックＲＡＭを用い、第２図に示すような例
えばリチウム電池６．タイオート７および８による回路
を設け、電源電圧Ｖｏｏかりチラノ＼電池６の電圧より
低くなったとき、この電池によりデータを保持させるこ
とが多く、メモリ素子自体によるスタンバイ電流は、メ
モリ素子が複数個使用されている場合でも合計値で数１
０μＡにおさえられている。つまり、従来例てはシステ
ム全体のスタンバイ電流の大部分がメモリデータ保持保
証回路によるもののいうことになり、システムの性能を
引き下げているという意味で、従来の回路は問題がある
。
行うメモリ回路システムにおいては、メモリとしてＣＭ
ＯＳスタティックＲＡＭを用い、第２図に示すような例
えばリチウム電池６．タイオート７および８による回路
を設け、電源電圧Ｖｏｏかりチラノ＼電池６の電圧より
低くなったとき、この電池によりデータを保持させるこ
とが多く、メモリ素子自体によるスタンバイ電流は、メ
モリ素子が複数個使用されている場合でも合計値で数１
０μＡにおさえられている。つまり、従来例てはシステ
ム全体のスタンバイ電流の大部分がメモリデータ保持保
証回路によるもののいうことになり、システムの性能を
引き下げているという意味で、従来の回路は問題がある
。
本発明の目的はスイッチンク素子として電界効果型トラ
ンジスタを使用することにより、トランジスタを駆動す
る電圧検出素子の出力からトランシスタのベースおよび
エミッタ電極を通してグランドへ流れ込む電流を殆んと
無くすることにより、メモリデータ保持保証回路自体の
スタンバイ状態ての消費電流か大幅に低いメモリデータ
保持保証回路を提供することにある。
ンジスタを使用することにより、トランジスタを駆動す
る電圧検出素子の出力からトランシスタのベースおよび
エミッタ電極を通してグランドへ流れ込む電流を殆んと
無くすることにより、メモリデータ保持保証回路自体の
スタンバイ状態ての消費電流か大幅に低いメモリデータ
保持保証回路を提供することにある。
本発明のメモリデータ保持保証回路は、論理−４−の″
ハイ″レベルになったときに選択状態となるＣＥ端子を
有する半導体メモリ素子を用いて構成されるメモリ回路
システムにおいて、入力として外部から与えられる電源
電圧が第１のしきい値より低くなったとき論理」二の“
ロー″ルベルを、前記電源電圧か第２のしきい値より高
くなったとき論理」二の“ハイ″レベルを出力する電圧
検出素子と、ゲート電極が前記電圧検出素子の出力端子
に、ソース電極が前記半導体メモリ素子のＣＥ端子と論
理グランドに接続された抵抗の他端子とに、トレイン電
極か前記半導体メモリ素子のＣＥ制御用の出力線にそれ
ぞれ接続された１個のＮチャネル型電界効果１〜ランシ
スタとから成ることにより構成される。
ハイ″レベルになったときに選択状態となるＣＥ端子を
有する半導体メモリ素子を用いて構成されるメモリ回路
システムにおいて、入力として外部から与えられる電源
電圧が第１のしきい値より低くなったとき論理」二の“
ロー″ルベルを、前記電源電圧か第２のしきい値より高
くなったとき論理」二の“ハイ″レベルを出力する電圧
検出素子と、ゲート電極が前記電圧検出素子の出力端子
に、ソース電極が前記半導体メモリ素子のＣＥ端子と論
理グランドに接続された抵抗の他端子とに、トレイン電
極か前記半導体メモリ素子のＣＥ制御用の出力線にそれ
ぞれ接続された１個のＮチャネル型電界効果１〜ランシ
スタとから成ることにより構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路図である。電圧検出素
子１は外部から供給される電源電圧ＶＣＣを入力端子で
検知する。その出力はスイッチング用のエンハンスメン
ｌ−Ｎチャネル型電界効果トランジスタ（以下ＮＭＯ３
ＦＥＴという）２のゲート電極に接続されている。ＮＭ
Ｏ３ＦＥＴ２のトレイン電極にはＣＭＯ８型スタテスタ
ティックラムされたメモリ３のＣＥ端子を駆動するため
のメモリドライバＩＣ４のＣＥ用の駆動ライン１０が接
続されている。ＮＭＯ３ＦＥＴ２のソース電極にはメモ
リ３のＣＥ端子９と１０にΩのプルタウン用の抵抗５の
一端とが接続されている。リチウム電池６はメモリ３の
データバックアップ専用て、ＶＣＣが低下したとき、ま
たは停電したときに、メモリ３ヘパツクアツプ電圧ＶＢ
Ｂを供給する。タイオード７．８はそれぞれリチウム電
池６からの逆流防止用と、リチウム電池６へのＶＣＣに
よる充電防止用である。
子１は外部から供給される電源電圧ＶＣＣを入力端子で
検知する。その出力はスイッチング用のエンハンスメン
ｌ−Ｎチャネル型電界効果トランジスタ（以下ＮＭＯ３
ＦＥＴという）２のゲート電極に接続されている。ＮＭ
Ｏ３ＦＥＴ２のトレイン電極にはＣＭＯ８型スタテスタ
ティックラムされたメモリ３のＣＥ端子を駆動するため
のメモリドライバＩＣ４のＣＥ用の駆動ライン１０が接
続されている。ＮＭＯ３ＦＥＴ２のソース電極にはメモ
リ３のＣＥ端子９と１０にΩのプルタウン用の抵抗５の
一端とが接続されている。リチウム電池６はメモリ３の
データバックアップ専用て、ＶＣＣが低下したとき、ま
たは停電したときに、メモリ３ヘパツクアツプ電圧ＶＢ
Ｂを供給する。タイオード７．８はそれぞれリチウム電
池６からの逆流防止用と、リチウム電池６へのＶＣＣに
よる充電防止用である。
・次に第１図に示す回路の動作を説明する。電源電圧ｖ
ｃｃ、バックアップ電圧ｖＢＢの定格値はそれぞれ５．
ＯＶ、３．ＯＶ 、電圧検出素子１め出力が“ロー”′
□から゛ハイ”へ切替わるしきい値は４．８■、゛′ハ
イ″からパロー″へは４・、５Ｖとヒステリシス特性を
持たせである。また出力電圧は゛ハイ”レベルが検出電
圧（この場合はＶａｃ）、 “′ロー′”レベルか論
理グランドレベル（この場合０■）である。
ｃｃ、バックアップ電圧ｖＢＢの定格値はそれぞれ５．
ＯＶ、３．ＯＶ 、電圧検出素子１め出力が“ロー”′
□から゛ハイ”へ切替わるしきい値は４．８■、゛′ハ
イ″からパロー″へは４・、５Ｖとヒステリシス特性を
持たせである。また出力電圧は゛ハイ”レベルが検出電
圧（この場合はＶａｃ）、 “′ロー′”レベルか論
理グランドレベル（この場合０■）である。
いま、回路システムの主電源かオンとなり、電源電圧Ｖ
ＣＣがＯｖから５ｖへ立ち上がるとする。電圧検出素子
コ−が電源電圧■。０を検知し、４，８ｖを越えたとき
電圧□検出素子１の出力は“′ロー″から゛′ハイ′°
へと変化する。そこてＮＭＯ８ＦＥＴ２のゲートが充電
され、トレイン・ソース間にチャネルが発生し、この間
かオン状態となる。この状態においてメモリトライバ■
Ｃ４が作動して駆動ライン］０を“ハイ′”にすれば、
抵抗５に電圧がかかりＣＥ端子９は″ハイ″”レベルと
なり、メモリ３はアクティブ状態に入る。また、メモリ
ドライバＩＣ４が駆動ライン１０を゛ロー″に保てば、
抵抗５にはこの“ロー”レベル電位゛からＮＭＯ８ＦＥ
Ｔ２のゲートしきい値電圧分の降下した電位がかかるだ
けで、ＣＥ端子９の゛□ロー′□レベルはそのままにな
って、メモ゛す３のスタンバイ状態が保持される。ここ
てＮＭＯ３ＦＥＴ２か電界効果トランジスタであるので
従来例のような電圧検出素子１の出力端子からの電流の
流れ込みが無いため、ＮＭＯ３ＦＥＴ２のスイッチ系で
消費される電流はメモリドライバＩＣ４のドライバ出力
からＮＭＯ３ＦＥＴ２のソース・トレイン間を介して抵
抗５に流れる電流たけであり、抵抗５に印加される電圧
が０．１ｖだとすると、その値は多くて１０μＡである
。通常、市販されている電圧検出用素子１の自己消費電
流は路数μＡであることから、第１図に示すメモリデー
タ保持保証回路自体のスタンバイ電流はたかだか数１０
μＡとなり、メ ゛モリ素子のスタンバイ電流と比して
同しオークの電流であるのて、回路システム全体のスタ
ンバイ電流を低く抑えることができる。
ＣＣがＯｖから５ｖへ立ち上がるとする。電圧検出素子
コ−が電源電圧■。０を検知し、４，８ｖを越えたとき
電圧□検出素子１の出力は“′ロー″から゛′ハイ′°
へと変化する。そこてＮＭＯ８ＦＥＴ２のゲートが充電
され、トレイン・ソース間にチャネルが発生し、この間
かオン状態となる。この状態においてメモリトライバ■
Ｃ４が作動して駆動ライン］０を“ハイ′”にすれば、
抵抗５に電圧がかかりＣＥ端子９は″ハイ″”レベルと
なり、メモリ３はアクティブ状態に入る。また、メモリ
ドライバＩＣ４が駆動ライン１０を゛ロー″に保てば、
抵抗５にはこの“ロー”レベル電位゛からＮＭＯ８ＦＥ
Ｔ２のゲートしきい値電圧分の降下した電位がかかるだ
けで、ＣＥ端子９の゛□ロー′□レベルはそのままにな
って、メモ゛す３のスタンバイ状態が保持される。ここ
てＮＭＯ３ＦＥＴ２か電界効果トランジスタであるので
従来例のような電圧検出素子１の出力端子からの電流の
流れ込みが無いため、ＮＭＯ３ＦＥＴ２のスイッチ系で
消費される電流はメモリドライバＩＣ４のドライバ出力
からＮＭＯ３ＦＥＴ２のソース・トレイン間を介して抵
抗５に流れる電流たけであり、抵抗５に印加される電圧
が０．１ｖだとすると、その値は多くて１０μＡである
。通常、市販されている電圧検出用素子１の自己消費電
流は路数μＡであることから、第１図に示すメモリデー
タ保持保証回路自体のスタンバイ電流はたかだか数１０
μＡとなり、メ ゛モリ素子のスタンバイ電流と比して
同しオークの電流であるのて、回路システム全体のスタ
ンバイ電流を低く抑えることができる。
なお、電源電圧■。Ｃが降下して、Ｖｃｃ−４，５Ｖと
なったとき、電圧検出素子１はスイッチして゛′ロー”
″レベルを出力する。前述のように電圧検出素子］。の
電圧検出特性はヒステリシス特性をもつため、しきい値
付近の電圧てオン・オフが連続して発生ずるいわゆるヂ
ャタリンク現象は発生しない。電圧検出素子１の“ロー
′”レベル出力を受けてＮＭＯ８ＦＥＴ２のソース・ド
レイン間かオフすると、メモリ３のＣＥ端子９は駆動ラ
イン１００レベルに拘わりなく、抵抗５によりプルダウ
ンされ、メモリ３はスタンバイ状態に入る。さらに電源
電圧ＶＣＣが低下しＶ ｃ ｃ ＜ Ｖ ｎ Ｂとなる
と、ダイオード７が逆バイアス状態に、タイオード８が
順バイアス状態となるので、メモリ３の電源はリチウム
電池６か”ら供給されるようになり、完全なバッテリバ
ックアップモートに入る。
なったとき、電圧検出素子１はスイッチして゛′ロー”
″レベルを出力する。前述のように電圧検出素子］。の
電圧検出特性はヒステリシス特性をもつため、しきい値
付近の電圧てオン・オフが連続して発生ずるいわゆるヂ
ャタリンク現象は発生しない。電圧検出素子１の“ロー
′”レベル出力を受けてＮＭＯ８ＦＥＴ２のソース・ド
レイン間かオフすると、メモリ３のＣＥ端子９は駆動ラ
イン１００レベルに拘わりなく、抵抗５によりプルダウ
ンされ、メモリ３はスタンバイ状態に入る。さらに電源
電圧ＶＣＣが低下しＶ ｃ ｃ ＜ Ｖ ｎ Ｂとなる
と、ダイオード７が逆バイアス状態に、タイオード８が
順バイアス状態となるので、メモリ３の電源はリチウム
電池６か”ら供給されるようになり、完全なバッテリバ
ックアップモートに入る。
以上説明した様に本発明は、電圧検出素子に制御される
メモリのＣＥ駆動線のスイッチに、ＮＭＯ３ＦＥＴを使
用することにより、従来このスイッチにバイポーラトラ
ンジスタを使用していたときに発生していた、電圧検出
素子の出力から、ベース・エミッタを介してクラン１へ
への定常的な電流の流れ込みを無くずことかでき、保証
回路自体によるスタンバイ時の消費電流を大幅に低減し
、しいては本保証回路が組み込まれているメモリ回路シ
ステム全体のスタンバイ電流の低減か実現され、さらに
はシステムのスタンバイ時の電流を電池でまかなう場合
に、電池の長寿命化をはかることも実現できるという効
果かある。
メモリのＣＥ駆動線のスイッチに、ＮＭＯ３ＦＥＴを使
用することにより、従来このスイッチにバイポーラトラ
ンジスタを使用していたときに発生していた、電圧検出
素子の出力から、ベース・エミッタを介してクラン１へ
への定常的な電流の流れ込みを無くずことかでき、保証
回路自体によるスタンバイ時の消費電流を大幅に低減し
、しいては本保証回路が組み込まれているメモリ回路シ
ステム全体のスタンバイ電流の低減か実現され、さらに
はシステムのスタンバイ時の電流を電池でまかなう場合
に、電池の長寿命化をはかることも実現できるという効
果かある。
第１図は本発明の一実施例を示す回路図、第２図は従来
のメモリデータ保持保証回路の代表的な回路図である。 １・・・電圧検出素子、２・・Ｎチャネル型電界効果ト
ランジスタ（ＮＭＯ３ＦＥＴ）、３・・・メモリ、４・
・メモリドライバＩＣ５５，１２，１３゜１４・・・抵
抗、６・・・リチウム電池、７，８・ダイオ−１〜、９
・チップイネ−フル（ＣＥ）端子、１０・・駆動ライン
、１］・・バイポーラトランジスタ。
のメモリデータ保持保証回路の代表的な回路図である。 １・・・電圧検出素子、２・・Ｎチャネル型電界効果ト
ランジスタ（ＮＭＯ３ＦＥＴ）、３・・・メモリ、４・
・メモリドライバＩＣ５５，１２，１３゜１４・・・抵
抗、６・・・リチウム電池、７，８・ダイオ−１〜、９
・チップイネ−フル（ＣＥ）端子、１０・・駆動ライン
、１］・・バイポーラトランジスタ。
Claims (1)
- 論理上の“ハイ”レベルになったときに選択状態となる
チップイネーブル端子を有する半導体メモリ素子を用い
て構成されるメモリ回路システムにおいて、入力として
外部から与えられる電源電圧が第１のしきい値より低く
なったとき論理上の“ロー”レベルを、前記電源電圧が
第２のしきい値より高くなったとき論理上の“ハイ”レ
ベルを出力する電圧検出素子と、ゲート電極が前記電圧
検出素子の出力端子に、ソース電極が前記半導体メモリ
素子のチップイネーブル端子と論理グランドに接続され
た抵抗の他端子とに、ドレイン電極が前記半導体メモリ
素子のチップイネーブル制御用の出力線にそれぞれ接続
された１個のＮチャネル型電界効果トランジスタとから
成ることを特徴とするメモリデータ保持保証回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072283A JPH01244560A (ja) | 1988-03-25 | 1988-03-25 | メモリデータ保持保証回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63072283A JPH01244560A (ja) | 1988-03-25 | 1988-03-25 | メモリデータ保持保証回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01244560A true JPH01244560A (ja) | 1989-09-28 |
Family
ID=13484802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63072283A Pending JPH01244560A (ja) | 1988-03-25 | 1988-03-25 | メモリデータ保持保証回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01244560A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243577A (en) * | 1989-12-11 | 1993-09-07 | Sharp Kabushiki Kaisha | Electronic apparatus |
-
1988
- 1988-03-25 JP JP63072283A patent/JPH01244560A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243577A (en) * | 1989-12-11 | 1993-09-07 | Sharp Kabushiki Kaisha | Electronic apparatus |
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