JPS6347008B2 - - Google Patents
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- JPS6347008B2 JPS6347008B2 JP14332480A JP14332480A JPS6347008B2 JP S6347008 B2 JPS6347008 B2 JP S6347008B2 JP 14332480 A JP14332480 A JP 14332480A JP 14332480 A JP14332480 A JP 14332480A JP S6347008 B2 JPS6347008 B2 JP S6347008B2
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- Japan
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- circuit
- fet
- logic gate
- circuit point
- potential supply
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- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明はシユミツトトリガ回路と等価の動作を
行なう如き回路において、その反転閾値レベルを
可変とした閾値電圧可変型増幅器に関する。
行なう如き回路において、その反転閾値レベルを
可変とした閾値電圧可変型増幅器に関する。
一般にシユミツトトリガ回路は、第１図のよう
な入出力特性を有しており、第２図ないし第５図
のようなものが用いられていた。第２図において
１，２はインバータ、Rs，RfはVthH（高い方の反
転閾値電圧）、VthL（低い方の反転閾値電圧）をき
める抵抗である。この第２図の回路は、抵抗Rs，
Rfのばらつきが大きく、入力インピーダンスの
ばらつきによる影響が極めて大であるため、シユ
ミツト特性（ヒステリシス特性）が悪化する問題
があつた。第３図に示すシユミツトトリガ回路
は、抵抗Rpによりインバータ１の回路閾値電圧
のシフトを可能にしたものであるが、第２図のも
のと同様に入力インピーダンスの影響を受ける。
な入出力特性を有しており、第２図ないし第５図
のようなものが用いられていた。第２図において
１，２はインバータ、Rs，RfはVthH（高い方の反
転閾値電圧）、VthL（低い方の反転閾値電圧）をき
める抵抗である。この第２図の回路は、抵抗Rs，
Rfのばらつきが大きく、入力インピーダンスの
ばらつきによる影響が極めて大であるため、シユ
ミツト特性（ヒステリシス特性）が悪化する問題
があつた。第３図に示すシユミツトトリガ回路
は、抵抗Rpによりインバータ１の回路閾値電圧
のシフトを可能にしたものであるが、第２図のも
のと同様に入力インピーダンスの影響を受ける。
第４図に示すシユミツトトリガ回路は、MOS
インバータ１１〜１３、伝送ゲート１４を用いた
もので、入力INを直接MOSインバータ及び伝送
ゲートのゲート電極に接続しているため、第２図
及び第３図のような欠点はない。しかし伝送ゲー
ト１４のバツク・ゲート・バイアスが効くし、該
伝送ゲートのソースまたはドレイン端に付加され
る寄生容量が大で、この第４図の回路は高速動作
に難点がある。また第５図に示すシユミツトトリ
ガ回路は、第４図のインバータ１３と伝送ゲート
１４を、これら両回路の機能をそなえた回路２１
で置き換えたものである。しかしこの回路も寄生
容量CDが大で、高速動作に難点がある。
インバータ１１〜１３、伝送ゲート１４を用いた
もので、入力INを直接MOSインバータ及び伝送
ゲートのゲート電極に接続しているため、第２図
及び第３図のような欠点はない。しかし伝送ゲー
ト１４のバツク・ゲート・バイアスが効くし、該
伝送ゲートのソースまたはドレイン端に付加され
る寄生容量が大で、この第４図の回路は高速動作
に難点がある。また第５図に示すシユミツトトリ
ガ回路は、第４図のインバータ１３と伝送ゲート
１４を、これら両回路の機能をそなえた回路２１
で置き換えたものである。しかしこの回路も寄生
容量CDが大で、高速動作に難点がある。
本発明は上記実情に鑑みてなされたもので、従
来の如く入力インピーダンスの影響を受けず、か
つ寄生容量を回避できる構成を得ることにより、
前記従来の問題点を一掃し得る閾値電圧可変型増
幅器を提供しようとするものである。
来の如く入力インピーダンスの影響を受けず、か
つ寄生容量を回避できる構成を得ることにより、
前記従来の問題点を一掃し得る閾値電圧可変型増
幅器を提供しようとするものである。
以下図面を参照して本発明の一実施例を説明す
る。第６図において３１はMOS型インバータ、
３２，３３はその回路点、INは入力、O1は出力
端である。回路点３２と出力端O1との間にはＰ
チヤネル型トランジスタ３４が設けられ、回路点
３３と出力端O1との間にはＮチヤネル型トラン
ジスタ３５が設けられ、トランジスタ３４，３５
のゲートは共通に入力INに接続されている。回
路点３２と電源VDDとの間にはＰチヤネル型トラ
ンジスタ３６が設けられ、接地と回路点３３との
間にはＮチヤネル型トランジスタ３７が設けら
れ、これらトランジスタ３６，３７のゲートは入
力INに共通接続される。回路点３２と接地間に
はＰチヤネル型トランジスタ３８が設けられ、回
路点３３と電源VDD間にはＮチヤネル型トランジ
スタ３９が設けられる。前記出力端O1はインバ
ータ４０，４１を介して出力Outに接続され、こ
の出力Outはトランジスタ３８，３９のゲートに
接続される。
る。第６図において３１はMOS型インバータ、
３２，３３はその回路点、INは入力、O1は出力
端である。回路点３２と出力端O1との間にはＰ
チヤネル型トランジスタ３４が設けられ、回路点
３３と出力端O1との間にはＮチヤネル型トラン
ジスタ３５が設けられ、トランジスタ３４，３５
のゲートは共通に入力INに接続されている。回
路点３２と電源VDDとの間にはＰチヤネル型トラ
ンジスタ３６が設けられ、接地と回路点３３との
間にはＮチヤネル型トランジスタ３７が設けら
れ、これらトランジスタ３６，３７のゲートは入
力INに共通接続される。回路点３２と接地間に
はＰチヤネル型トランジスタ３８が設けられ、回
路点３３と電源VDD間にはＮチヤネル型トランジ
スタ３９が設けられる。前記出力端O1はインバ
ータ４０，４１を介して出力Outに接続され、こ
の出力Outはトランジスタ３８，３９のゲートに
接続される。
第６図の回路にあつては、例えば反転閾値電圧
VthHを4V、VthLを1Vとなるように、トランジス
タ３６，３７，３９のgmを決める。しかして第
７図にも示される如く、入力INが0Vの時にはト
ランジスタ３４，３６がオンで、回路点３２は
5V（つまりVDD）、出力端O1も5V、出力端O2は
0V、出力Outは5Vである。一方、トランジスタ
３５，３７はオフ状態であるが、出力Outの5V
をトランジスタ３９がゲートに受けているので、
該トランジスタ３９がオン、従つて回路点３３は
“VDD−Vth39”（Vth39はトランジスタ３９の閾値
電圧）まで上つている。次に入力INの電圧が上
昇し、例えば2.5Vになるとトランジスタ３５，
３７はオン状態に入る。しかし、回路点３３は電
源電圧VDDに近い側に設定されているので、出力
端O1は略5V状態を保持し、従つてインバータ４
０，４１は反転しない。更に入力電圧INが上昇
して4Vになると、トランジスタ３７のオン抵抗
が極少となつて回路点３３が０近辺になる。する
とこれに引かれて出力端O1の電圧も0V近辺に落
ち、インバータ４０，４１が反転するものであ
る。
VthHを4V、VthLを1Vとなるように、トランジス
タ３６，３７，３９のgmを決める。しかして第
７図にも示される如く、入力INが0Vの時にはト
ランジスタ３４，３６がオンで、回路点３２は
5V（つまりVDD）、出力端O1も5V、出力端O2は
0V、出力Outは5Vである。一方、トランジスタ
３５，３７はオフ状態であるが、出力Outの5V
をトランジスタ３９がゲートに受けているので、
該トランジスタ３９がオン、従つて回路点３３は
“VDD−Vth39”（Vth39はトランジスタ３９の閾値
電圧）まで上つている。次に入力INの電圧が上
昇し、例えば2.5Vになるとトランジスタ３５，
３７はオン状態に入る。しかし、回路点３３は電
源電圧VDDに近い側に設定されているので、出力
端O1は略5V状態を保持し、従つてインバータ４
０，４１は反転しない。更に入力電圧INが上昇
して4Vになると、トランジスタ３７のオン抵抗
が極少となつて回路点３３が０近辺になる。する
とこれに引かれて出力端O1の電圧も0V近辺に落
ち、インバータ４０，４１が反転するものであ
る。
次に入力INが5Vの時、回路点３３及び出力端
O1は共に0V、出力端O2は5V、出力Outは0Vであ
る。この時トランジスタ３４，３６はオフ状態で
あるが、トランジスタ３８はオンで、回路点３２
は｜Vth38｜（トランジスタ３８の閾値電圧）まで
（0V近辺）まで下つている。次に入力INが例え
ば2.5Vまで下がると、トランジスタ３２，３４
がオン状態に入る。ところが前記トランジスタ３
８がオン状態にあるため、出力端O1は0Vであり
つづけ、従つてインバータ４０，４１は反転しな
い。次に入力電圧INが1Vまで下がると、トラン
ジスタ３６のオン抵抗が極少となり、回路点３２
の電圧が略5Vになる。この時トランジスタ３４
はオン状態だから、出力端O1は略5Vとなり、イ
ンバータ４０，４１は反転するものである。
O1は共に0V、出力端O2は5V、出力Outは0Vであ
る。この時トランジスタ３４，３６はオフ状態で
あるが、トランジスタ３８はオンで、回路点３２
は｜Vth38｜（トランジスタ３８の閾値電圧）まで
（0V近辺）まで下つている。次に入力INが例え
ば2.5Vまで下がると、トランジスタ３２，３４
がオン状態に入る。ところが前記トランジスタ３
８がオン状態にあるため、出力端O1は0Vであり
つづけ、従つてインバータ４０，４１は反転しな
い。次に入力電圧INが1Vまで下がると、トラン
ジスタ３６のオン抵抗が極少となり、回路点３２
の電圧が略5Vになる。この時トランジスタ３４
はオン状態だから、出力端O1は略5Vとなり、イ
ンバータ４０，４１は反転するものである。
第６図の回路にあつては、入力INから見たイ
ンピーダンスは無限大だから、この回路のシユミ
ツト特性は内部素子の特性できまり、従つてシユ
ミツト特性が良好になる。また負荷容量は、イン
バータ４０のゲート容量、出力端O1の配線容量
等だけだから、高速動作が可能となるものであ
る。
ンピーダンスは無限大だから、この回路のシユミ
ツト特性は内部素子の特性できまり、従つてシユ
ミツト特性が良好になる。また負荷容量は、イン
バータ４０のゲート容量、出力端O1の配線容量
等だけだから、高速動作が可能となるものであ
る。
また従来、第６図のO1点から直接トランジス
タ３８，３９のゲートへフイードバツクしたもの
に相当するものが公知例としてある。しかしこの
公知例にあつては、上記O1点はアナログ入力IN
（例えば第７図参照）に応じて電圧が変わる。す
るとトランジスタ３８，３９のゲート電位がアナ
ログ的に変わり、トランジスタ３８，３９のオン
抵抗が変わる。この変化は、シユミツト幅を狭め
る方向の変化であり、好ましくない。
タ３８，３９のゲートへフイードバツクしたもの
に相当するものが公知例としてある。しかしこの
公知例にあつては、上記O1点はアナログ入力IN
（例えば第７図参照）に応じて電圧が変わる。す
るとトランジスタ３８，３９のゲート電位がアナ
ログ的に変わり、トランジスタ３８，３９のオン
抵抗が変わる。この変化は、シユミツト幅を狭め
る方向の変化であり、好ましくない。
これに対し第６図では、インバータ４０，４１
を介した電圧をトランジスタ３８，３９のゲート
にフイードバツクしているから、インバータ４１
の出力は、O1点の電位変化に係わらず一定で、
トランジスタ３８，３９のオン抵抗が一定であ
り、従つてシユミツト幅が広くとれる。しかも第
６図では、インバータ４０，４１の２段（同相信
号のフイードバツク）のインバータを介した信号
をトランジスタ３８，３９のゲートにフイードバ
ツクするから、インバータ１段を介した信号をフ
イードバツクする場合よりもトランジスタ３８，
３９のゲート電位変化がなく、従つてトランジス
タ３８，３９のオン抵抗が更に一定化され、シユ
ミツト幅が更に広く、安定にとれる。なおインバ
ータ４０，４１の経路のインバータ段数をいたず
らに多くしても、そのためにフイードバツク時間
が遅れ、回路動定が遅くなつて好ましくなく、第
６図のものがより優れていることが分かるもので
ある。
を介した電圧をトランジスタ３８，３９のゲート
にフイードバツクしているから、インバータ４１
の出力は、O1点の電位変化に係わらず一定で、
トランジスタ３８，３９のオン抵抗が一定であ
り、従つてシユミツト幅が広くとれる。しかも第
６図では、インバータ４０，４１の２段（同相信
号のフイードバツク）のインバータを介した信号
をトランジスタ３８，３９のゲートにフイードバ
ツクするから、インバータ１段を介した信号をフ
イードバツクする場合よりもトランジスタ３８，
３９のゲート電位変化がなく、従つてトランジス
タ３８，３９のオン抵抗が更に一定化され、シユ
ミツト幅が更に広く、安定にとれる。なおインバ
ータ４０，４１の経路のインバータ段数をいたず
らに多くしても、そのためにフイードバツク時間
が遅れ、回路動定が遅くなつて好ましくなく、第
６図のものがより優れていることが分かるもので
ある。
また第６図では、回路本体（トランジスタ３４
〜３７等からなる）と次段のゲート４０との間の
合計容量値は、上記回路本体の出力端の容量を
C1、ゲート４０の入力端の容量をCgとすれば、
「C1＋Cg」となる。
〜３７等からなる）と次段のゲート４０との間の
合計容量値は、上記回路本体の出力端の容量を
C1、ゲート４０の入力端の容量をCgとすれば、
「C1＋Cg」となる。
これに対し従来例の第５図では、ゲート１１，
１２間に形成される合計容量値は、ゲート１１の
出力端の容量Co（≒C1）、ゲート１２の入力端の
容量をCg、反転回路２１の出力端の容量をCDと
すれば、「Co＋Cg＋CD」となる。ここで上記両
かつこ内の容量値を比較してみると、Cgは両者
同じとして、残る要素は前者のかつこ内のC1に
対して、後者のかつこ内の「Co＋CD」である。
このC1と「Co＋CD」を比較すると、C1の方が小
さくなる。つまり本発明の第６図は、容量CDを
回避できる構成となつている。即ち第５図では、
ゲート１１，１２間に回路２１によるフイードバ
ツクループもたせた構成であるがゆえに、CDと
いう寄生容量が付加されたが、第６図ではフイー
ドバツクループはあるものの、上記回路本体の出
力端O1にフイードバツクするのではなく、トラ
ンジスタ３８，３９のゲートにフイードバツクし
ているため、第５図の寄生容量CDが回避できる
構成となるため、第６図の方が優れているもので
ある。
１２間に形成される合計容量値は、ゲート１１の
出力端の容量Co（≒C1）、ゲート１２の入力端の
容量をCg、反転回路２１の出力端の容量をCDと
すれば、「Co＋Cg＋CD」となる。ここで上記両
かつこ内の容量値を比較してみると、Cgは両者
同じとして、残る要素は前者のかつこ内のC1に
対して、後者のかつこ内の「Co＋CD」である。
このC1と「Co＋CD」を比較すると、C1の方が小
さくなる。つまり本発明の第６図は、容量CDを
回避できる構成となつている。即ち第５図では、
ゲート１１，１２間に回路２１によるフイードバ
ツクループもたせた構成であるがゆえに、CDと
いう寄生容量が付加されたが、第６図ではフイー
ドバツクループはあるものの、上記回路本体の出
力端O1にフイードバツクするのではなく、トラ
ンジスタ３８，３９のゲートにフイードバツクし
ているため、第５図の寄生容量CDが回避できる
構成となるため、第６図の方が優れているもので
ある。
第８図は本発明の他の実施例であり、第６図に
おいてゲート５１をノア回路で形成したものであ
る。第８図ａの構成は、ヒステリシス特性を有す
るノア回路として同図ｂの如き記号で示すことが
できる。
おいてゲート５１をノア回路で形成したものであ
る。第８図ａの構成は、ヒステリシス特性を有す
るノア回路として同図ｂの如き記号で示すことが
できる。
上記第８図ａのものにあつては、例えば入力Ａ
が0Vで、入力Ｂが前記アナログ入力INである場
合、トランジスタ５１2がオン、トランジスタ５
１4がオフ、トランジスタ３６1がオン、トランジ
スタ３７1がオフとなり、第６図において、トラ
ンジスタ３６と回路点３２の間に、常に導通した
トランジスタ３６1の微小抵抗分が入り、またト
ランジスタ３４と出力O1との間に、常に導通し
たトランジスタ５１2の微小抵抗分が入つた状態
となるだけで第６図と同じ動作をする。また入力
ＡとＢの電位関係が上記の場合と逆になつても、
第６図と同様な動作をする。つまりノアのシユミ
ツト回路として使う場合の回路である。
が0Vで、入力Ｂが前記アナログ入力INである場
合、トランジスタ５１2がオン、トランジスタ５
１4がオフ、トランジスタ３６1がオン、トランジ
スタ３７1がオフとなり、第６図において、トラ
ンジスタ３６と回路点３２の間に、常に導通した
トランジスタ３６1の微小抵抗分が入り、またト
ランジスタ３４と出力O1との間に、常に導通し
たトランジスタ５１2の微小抵抗分が入つた状態
となるだけで第６図と同じ動作をする。また入力
ＡとＢの電位関係が上記の場合と逆になつても、
第６図と同様な動作をする。つまりノアのシユミ
ツト回路として使う場合の回路である。
なお本発明は実施例のみに限定されるものでは
なく、種々の応用が可能である。例えば実施例で
はCMOS型論理ゲートを例にしたが、片チヤネ
ル型論理ゲートに本発明を適用できる。この場合
の構成の一例を云えば、例えば第６図においてイ
ンバータ３１は、通常よく知られているようにト
ランジスタ３４がゲートをソースまたはドレイン
に接続した負荷MOSトランジスタとなり、トラ
ンジスタ３５がドライバーMOSとなり、他は同
様の構成である。また実施例では、バイアス制御
用の素子を外側に、論理ゲート部の素子を内側に
配置したが、例えば第６図においてトランジスタ
３４と３６の配置、トランジスタ３５と３７の配
置をそれぞれ入れ換えるようにしてもよい。また
バイアス回路はCMOS構成としなくても、トラ
ンジスタ３８，３９の極性を入れ換えることもで
きる。この場合、ゲート電極電圧は適宜選択す
る。またバイアス可変用トランジスタ３６〜３９
をそれぞれ１個とした場合を説明したが、複数個
よりなつていてもよい。また例えば第６図におい
てトランジスタ３７及び３９を除き、インバータ
３１中のトランジスタ３５のソースをグランドに
接続する形態にし、トランジスタ３６及び３８を
可変インピーダンス素子として機能させてもよ
い。またその逆の形態つまりトランジスタ３７及
び３９を生かし、トランジスタ３６，３８を除く
形態としてもよい。第９図はその回路例を示す。
即ちこの回路では第６図のトランジスタ３７，３
９を省略したものである。
なく、種々の応用が可能である。例えば実施例で
はCMOS型論理ゲートを例にしたが、片チヤネ
ル型論理ゲートに本発明を適用できる。この場合
の構成の一例を云えば、例えば第６図においてイ
ンバータ３１は、通常よく知られているようにト
ランジスタ３４がゲートをソースまたはドレイン
に接続した負荷MOSトランジスタとなり、トラ
ンジスタ３５がドライバーMOSとなり、他は同
様の構成である。また実施例では、バイアス制御
用の素子を外側に、論理ゲート部の素子を内側に
配置したが、例えば第６図においてトランジスタ
３４と３６の配置、トランジスタ３５と３７の配
置をそれぞれ入れ換えるようにしてもよい。また
バイアス回路はCMOS構成としなくても、トラ
ンジスタ３８，３９の極性を入れ換えることもで
きる。この場合、ゲート電極電圧は適宜選択す
る。またバイアス可変用トランジスタ３６〜３９
をそれぞれ１個とした場合を説明したが、複数個
よりなつていてもよい。また例えば第６図におい
てトランジスタ３７及び３９を除き、インバータ
３１中のトランジスタ３５のソースをグランドに
接続する形態にし、トランジスタ３６及び３８を
可変インピーダンス素子として機能させてもよ
い。またその逆の形態つまりトランジスタ３７及
び３９を生かし、トランジスタ３６，３８を除く
形態としてもよい。第９図はその回路例を示す。
即ちこの回路では第６図のトランジスタ３７，３
９を省略したものである。
以上説明した如く本発明によれば、MOS論理
ゲート部の入力から見たインピーダンスは無限大
だから、シユミツト特性が良好になり、また負荷
容量は、MOSインバータのゲート容量、出力端
の配線容量できまるから、高速動作が可能とな
り、またインバータ２段を介してMOS型論理ゲ
ート部の出力信号をフイードバツクする構成とし
たから、高速動作を害することなくシユミツト幅
が広く、安定にとれる等の利点を有した閾値電圧
可変型増幅器が提供できる。
ゲート部の入力から見たインピーダンスは無限大
だから、シユミツト特性が良好になり、また負荷
容量は、MOSインバータのゲート容量、出力端
の配線容量できまるから、高速動作が可能とな
り、またインバータ２段を介してMOS型論理ゲ
ート部の出力信号をフイードバツクする構成とし
たから、高速動作を害することなくシユミツト幅
が広く、安定にとれる等の利点を有した閾値電圧
可変型増幅器が提供できる。
第１図はシユミツト特性図、第２図ないし第５
図は従来のシユミツトトリガ回路図、第６図は本
発明の一実施例の回路図、第７図は同回路の動作
を示す波形図、第８図ａは本発明の他の実施例の
回路図、同図ｂは同回路を論理記号化して示す
図、第９図は本発明の異なる実施例の回路図であ
る。 ３１……インバータ、３２，３３……回路点、
３６〜３９……IG−FET、O1……出力端、４０，
４１……MOSインバータ。
図は従来のシユミツトトリガ回路図、第６図は本
発明の一実施例の回路図、第７図は同回路の動作
を示す波形図、第８図ａは本発明の他の実施例の
回路図、同図ｂは同回路を論理記号化して示す
図、第９図は本発明の異なる実施例の回路図であ
る。 ３１……インバータ、３２，３３……回路点、
３６〜３９……IG−FET、O1……出力端、４０，
４１……MOSインバータ。
Claims (1)
- 【特許請求の範囲】 １ 反転機能を有するMOS型論理ゲート部と、
このゲート部の一端側の第１の回路点と第１の電
位供給端との間に設けられた第１導電型の第１の
IG−FETと、前記第１の回路点と第２の電位供
給端との間に設けられた第１導電型の第２のIG
−FETと、前記MOS型論理ゲート部の他端側の
第２の回路点を第２の電位供給端に接続する手段
と、前記第１のIG−FETのゲート電極に前記論
理ゲート部への入力信号を与える手段、及び前記
論理ゲート部の出力信号を２段のインバータを通
して前記出力信号と同相の信号を得、この同相信
号を前記第２のIG−FETのゲート電極にフイー
ドバツクする手段とを具備したことを特徴とする
閾値電圧可変型増幅器。 ２ 反転機能を有するMOS型論理ゲート部と、
このゲート部の一端側の第１の回路点と第１の電
位供給端との間に設けられた第１導電型の第１の
IG−FETと、前記第１の回路点と第２の電位供
給端との間に設けられた第１導電型の第２のIG
−FETと、前記MOS型論理ゲート部の他端側の
第２の回路点と第２の電位供給端との間に設けら
れた第２導電型の第３のIG−FETと、前記第２
の回路点と第１の電位供給端との間に設けられた
第２導電型の第４のIG−FETと、前記第１、第
３のIG−FETのゲート電極に前記論理ゲート部
への入力信号を与える手段、及び前記論理ゲート
部の出力信号を２段のインバータを通して前記出
力信号と同相の信号を得、この同相信号を前記第
２、第４のIG−FETのゲート電極にフイードバ
ツクする手段とを具備したことを特徴とする閾値
電圧可変型増幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14332480A JPS5767319A (en) | 1980-10-14 | 1980-10-14 | Amplifier with variable threshold voltage |
| US06/295,825 US4464587A (en) | 1980-10-14 | 1981-08-24 | Complementary IGFET Schmitt trigger logic circuit having a variable bias voltage logic gate section |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14332480A JPS5767319A (en) | 1980-10-14 | 1980-10-14 | Amplifier with variable threshold voltage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5767319A JPS5767319A (en) | 1982-04-23 |
| JPS6347008B2 true JPS6347008B2 (ja) | 1988-09-20 |
Family
ID=15336132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14332480A Granted JPS5767319A (en) | 1980-10-14 | 1980-10-14 | Amplifier with variable threshold voltage |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5767319A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0445556U (ja) * | 1990-08-10 | 1992-04-17 | ||
| WO2020148822A1 (ja) * | 2019-01-16 | 2020-07-23 | 株式会社Cureapp | 薬による副作用を含む治療に関連して発症する症状を軽減するためのシステム、装置、方法及びプログラム |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5923915A (ja) | 1982-07-30 | 1984-02-07 | Toshiba Corp | シユミツトトリガ回路 |
| US4958093A (en) * | 1989-05-25 | 1990-09-18 | International Business Machines Corporation | Voltage clamping circuits with high current capability |
-
1980
- 1980-10-14 JP JP14332480A patent/JPS5767319A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0445556U (ja) * | 1990-08-10 | 1992-04-17 | ||
| WO2020148822A1 (ja) * | 2019-01-16 | 2020-07-23 | 株式会社Cureapp | 薬による副作用を含む治療に関連して発症する症状を軽減するためのシステム、装置、方法及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5767319A (en) | 1982-04-23 |
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