JPS5923915A - シユミツトトリガ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はＭＯＳＦＥＴを用いたシュミットトリガ回路に
関する。

〔発りＩｊの技術的背景とその問題点〕第１図はＭＯＳ
Ｆ　ＥＴを用いた従来のシュミットトリガ回路の一例で
ある。図においで、１１１１２、１　、？および１７け
ｐチャネルＭＯ８ＦＥＴ　（以下ｐ−ＦＰＴ　）、Ｊ　
４　、１５　、１　（ｉおよび１８はｎチャネルＭＯ８
ＦＥＴ　（、ＩＵ下ｎ−ＦＥＴ　）である。ｐ−ＦｇＴ
のソースと基板は正電源端（１タリえはｖＤ＋）＝５ｖ
）に接続さノア、ｎ−ＦＥＴのソースと基板は負電源端
（例えばＯＶ）に接続される。

この回路の動作は次のとおりである。い甘、ｐ−ＦＥＴ
のしきい値電圧をｖ、Ｐ、　ｎ−ＦＥＴのしきい値電圧
をｖＴＮとし、またｐ−ＦＥＴ　１１　、１２および１
３のオン抵抗をぞれぞれＲｐ１＋　ＲＰ２および１え、
５、ｎ−ＦＥＴ　１５　、１４および１６のオン抵抗を
それぞれＲＮｌ、ＲＮ□およびＲＮ５とする。まず入力
（バ号電圧ＶＩＮがＶＤＤのとき、人力段ＣＭＯＳイン
バータを構成するＦＥＴ　１１　、　Ｉ　３　、　ｆ　
４および１５のうち、ｐ−ＦＥＴ　１１　、１３はオフ
、ｎ−ＦＥＴ　Ｉ　４　、１５はオンであり、このとき
ノード１ｙｌｄＯＶ、従って出力電圧ｖＯＵＴはｖＤＤ
であって、ｎ−ＦＥ’ｌ’　１６もオン状態にある。

次に入力電圧を少しずつ下げた場合を考える。

ｖＩＮ　＜　ｖＤＤ　−１”’ｒｐ　Ｉになるとｐ−Ｆ
ＥＴ　１１　、１３はオンになり、ノード１９の電位ｖ
Ａは、となるが、ｖＡがＦＥＴ　Ｉ　７　、　Ｉ　８に
より構成されるＣＭＣ）Ｓインバータのしきい値電圧Ｖ
、に達するまでは、出力電圧Ｖ。Ｕ、は前の状態に保持
される。

そしてノード１９の電位■６がｖＦを越えたところでこ
のＣＭＯＳインバータが反転して出力電圧ｖｏＵＴはＯ
ｖとなる。この出力電圧が高レベルから低レベルに反転
するしきい値が第２図に示すｖｔｈＬである。

一方、入力箱、圧ＶＸＮをＱＶから上げていくと、ｎ−
ＦＥＴ　１４　、　Ｉ　５のしきい値電圧を越えたとき
ノード１９の電位ｖＡは となり、ＶＡ＜ＶＦとなった時点でＦＥＴ　１７　、７
　ＢからなるＣＭＯＳインバータが反転して出力電圧ｖ
ｏＩＩＴはＶＤｒ）になる。この反転を生ずる入力電圧
が第２図のｖｔｈＨである。こう［２て、第１図の回路
は第２図に示すよう々ヒステリシス特性をもつことにな
る。この場合、ＦＥＴＩＩ、１２，１３゜７４　、１５
　ｔ、−・よび１６のチャネル長およびチャネルＩＩＮ
を変えることにより、ヒステリシス特性を変えることが
できる。

ところで４１図のシュミットトリガ回路は、入力段のＣ
ＭＯＳインバータが４個のＭＯＳＦＥＴの直列接続によ
りｔ１々成されている。回路のしきい値ｔ−１このＣＭ
ＯＳインバータに貫通電流が流れるときのオン抵抗の比
によって決まるのであるが、４（１＾１のＭＯＳＦＥＴ
の直列接続になっ１いるために動作′鎮圧の低電圧化が
難しいという欠点がある。

また同様の理由で回路の高速動作化にも限界がある。

また一般にＣＭＯＳインバータは、ｐ−ＦＥＴとｎ−Ｆ
ＥＴのしきい値電圧のばらつきによ多回路のしきい値電
圧が大きく変動する。第２図の回路は基本的にＣＭＯＳ
インバータの組合せであり、前述のようにＣＭＯＳイン
バータに貫通↑電流が流れるときのオン抵抗の比により
回路のしきい値が設定されるから、製造プロセスのばら
つきによって回路のしきい値電圧が変動するという欠点
がある。

〔発明の目的〕

本発明は、動作電圧の低電圧化と高速動作化を図っ次、
ＭＯＳＦＥＴを用いたシュミットトリガ゛回路を提供す
ることを目的とする。

本発明の他の目的は、ｐ−ＦＥＴとｎ−ＦＥＴの組合せ
を選択することにより、製造プロセスのばらノ つきによる回路しきい値への影響を低減し得るようにし
たシーミツトトリが回路を提供することにある。

（４ｉ］’；’明の仙界゛〕 本ろ６明に係るシーミツトトリガ回路は、Ｏｆ号入力段
の第１のＭＯＳインバータとして、ＣＭＯＳインバータ
を構成する一月のｐ　−ＦＥＴとｎ−ＦＥＴの共通仄続
すべきドレインの間に一方のドレインの？ｌｔ、位変化
を一定の遅延をもたせて他方のドレインに伝えるｇ、衝
回路を介在さ硝たものを用いる。この緩衝回路は、ＭＯ
ＳＦＥＴを用いたアナログスイッチ回路セ抵抗によυ構
成し得る。ぞしてこのように変形された第１のＭＯＳイ
ンバータの出力を反転してｌｌ１ｌ出ず第２のＭＯＳイ
ンバータを「ＩＯけ、このｊｙｊｌ　２のＭＯＳインバ
ータの出力をヅ吊遠しで前記第１のＭＯＳインバータの
ドレインの′電位変化を抑制する帰還回路を設ける。こ
の帰還１１」１路は例えにＬ１第１のＭＯＳインバータ
のｐ−ＦＥＴ側ドレインと接地端間にｐ−ＦＥＴを、ｎ
−ＦＥＴ側ドレインとＷ電源との間にｎ　−ＦＥＴをそ
れぞれ接続し、これらのｐ、ｎ−ＦＥＴを第２のＭＯＳ
インハークの反転出力で制御するように構成する。これ
により、第１のＭＯＳインバータのｐ−ＦＥＴ、ｎ−Ｆ
ＥＴがそれぞれオフからオンに変わるときのそれぞれの
ドレイン電位の変化を妨げる作用を持たせることができ
、この結果、出力電圧の立上りと立下りのしきい値が異
なるヒステリシス特性を得ることができる。

〔発明の効果〕

本発明によれは、４個のＭＯＳＦＥＴの直列接続回路を
用いないから、従来に比べて動作′電圧の低圧化が図ら
れ、同様の理由で高速動作が可能となる。

また、本発明に係るシュミットトリガ回路は、ＣＭＯＳ
インバータの貫通電流が流れるときのｐ、１ｔ−ＦＥＴ
のオン抵抗の比によりヒステリシス特性を持たせる方式
と異なり１緩衝回路を備えた変形ＣＭＯＳインバータと
帰還回路の作用によりヒステリシス特性を実現する。従
って帰還回路の構成を選択することにより、製造グロセ
スのばらつきによるＭＯＳＦＥＴのしきい値電圧変動の
回路しきい値電圧への影響をなくし、安定した特性を得
ることが可能となる。

〔発明の実１１イヘ例〕 印、３図は本発明の一実施例の回路である。信号人力段
のｐ−ＦＥＴ　２１とｎ−ＦＥ’ｌ’　２４けＣＭＯＳ
イン・ぐ−タ（第１のＭＯＳインバータ）を構成する。

このＣＭＯＳインバータは通常のＣＭＯＳインバータを
変形したもので、ｊ１１常共通接続すべきドレインＩ）
１．　Ｉ）２の間に、ｎ−ＦＥＴ　２２とｐ−Ｆ’Ｅ’
ｒ’Ｊの、１１２列＋＞ａ　＋＝からなるアナログスイ
ッチ回路を介在させている。このアナログスイッチ回路
は、ドレインＩ）、　、　Ｄ２の一方の電位変化を一定
の遅延をもたせて他方に伝える緩衝回路を構成している
。ｎ−ＦＥ’１．’　２７とｐ’−ＦＥＴ　２８１１ま
ＣＭＯＳインバータ（第２のＭＯＳインバータ）を構成
しており、ｎ−ＦＥＴ　２７のゲートけ＠１のＭＯＳイ
ンバータのｐ−ＦＥＴ２１１則のドレインＤ１に、Ｔ）
−ＦＥＴ２．！ｌのダートは第１のＭＯＳインバータの
ｎ−ＦＥＴ　２４側のドレインＤ２にそれぞれ接続さ１
１ている。一方、第１のＭＯＳインバータのｐ−ＦＥＴ
２１側のドレインＩ〕１と接地端間にｐ−ＦＥＴ　２５
が設けられ、ｎ−ＦＥＴ２４側のドレインＤ２と正′１
１、源との間にｎ−ＦＥＴ２６が設けられている。これ
らｐ、ｎ−ＦＥＴ　２５　、２６は、それぞれ第１のＭ
ＯＳインバータのｐ、ｎ−ＦＦ２Ｔ　２１　。

２４がオフ状態からオン状態に変化するときのドレイン
ＤＩ　＋　Ｄ２の電位変化を妨ける働きをするもので、
第２のＭＯＳインバータの出力を反転する第３のＭＯＳ
インバータ２９の出力によって制御される。即ち、ｐ、
ｎ−ＦＦＪＴ　２５　、２６および第３のＭＯＳインバ
ータ２９は、入力段の第１のＭＯＳインバータの出力変
化を制御する帰還回路を構成している。なお、ｐ−ＦＥ
Ｔの基板はｖＤＤ（例えば５ｖ）、ｎ−ＦＥＴの基板Ｉ
ＱＶに設定されている。

次にこの回路の動作を説明する。使用するｐ、ｎ−ＦＥ
Ｔは全てしきい値電圧の絶対値が１ｖ程度のＥタイプと
する。回路の反転しきい値電圧は、例えばｖｔｈｆｉが
４　Ｖ　ＳＶ、ｈ、が１ｖとなるように、各ＦＥＴのｐ
ｍが設計されている。

まず入力信号゛電圧ｖ１ＮがＯｖのとき、ｐ−ＦＥＴ２
１．２３がオンで、ドレインＤ４１．Ｄ２はほぼ正を源
Ｘ位ＶＤＤ（＝５Ｖ）であり、出力ノードＮ２はＶＤＩ
、、従ってｐ−ＦＥＴ　２５はオフ、ｎ−ＦＥＴ　２６
はオンである。、ｎ−ＦＥＴ　２６１１まメーン状態で
はあるが、ソース、ｌ゛レ４フ間電流は流え１ない。入
力信号重圧ｖＩＮが上昇し、例えばＶｔ　Ｎ”　２．５
　ｖになると、ｎ−ＦＥＴ　２２　、２４はオン状態に
入る。しか１７、ｎ−ＦＥＴ　２４のドレイン■）２（
且オン状態にあるｎ−ＦＥＴ　２６によりｖＤＤに引か
れており電位の１代レベルへの移行が抑制され、捷たｐ
−ＦＥＴ　２１のドレインＤ、　Ｉｔｉ　ｎ−ＦＥＴ　
２２のオン抵抗によシ更にドレインＤ２よりも電位低下
が（＋ｐ制されており、ノードＮ２は状態反転しない。

入力電圧が更に上ケイし２て４■を越えると、ｎ−ＦＥ
Ｔ　２４のオン抵抗が十分小さくなる結果、ドレインＤ
２がＯＶ近くまで下がり、これに遅れてドレインＤ、も
ＯＶ近くまで下がり、ノードＮ、がほぼ■Ｉ）Ｄ　％　
　従ってＭＯＳインバータ２９が反転してノードＮ２が
ほぼＯＶになる。これによりｎ−Ｆ’Ｆ：Ｔ　２６はオ
フ状態となり、代っ１　ｐ−ＦＥ’ｌ’　２５がオン状
態となる。

このときｐ−ＦＥＴ　２５はメン状態とはいっても、チ
ャネ、ルが形成されているたけであり、ソース、ト”レ
インが共にＯｖであるため電流は流れない。

次に入力電圧ｖ１Ｎが高レベルから低レベルに移行する
場合の動作を説明する。入力電圧が５■から２．５ｖ程
度まで下がると、ｐ−ＦＥＴ　２１　。

２３がオン状態に入る。ところが、ｐ−ＦＥＴ　２５が
オン状態にあるためドレインＤ１の電位上昇が抑制され
、ドレインＤ２の電位上昇はｐ−ＦＥＴ　２３のオン抵
抗によりドレインＤ１より遅れる。このためノードＮ１
はｖＤＤに保たれ、ノードＮ２はＯｖに保たれる。入力
電圧が１ｖ程度まで下がるとｐ−ＦＥＴ　２１のオン抵
抗が十分小さくなってドレインＤ１がｖＤＤ近くまで上
昇し、これに追随してドレインＤ２もｖＤＤ近くまで上
昇する結果、ノードＮ、がほぼＯＶになりノードＮ２が
ｖＤＤに反転する。

こうして出力ノードＮ２の電位変化は、第４図に示すよ
うなヒステリシス特性を示す。即ち立下りは一般的なＣ
ＭＯＳインバータ回路のしきい値電圧より高レベル側に
しきい値電圧■、−をもち、立上りは同じく一般的なＣ
ＭＯＳインノ々−タ回路のしきい値′電圧より低レベル
側にしきい値′７ｂ：圧■ｔｈＬをもつ。第２図と同じ
入出力特性を得るには、ノードＮ１を信号出力端とすれ
ばよいが、より好ましくはノードＮ２の出力を更にイン
バータを１段通して取出せばよい。

本実施例の回路は第１図の回路と比較して明らかなよう
に、正電源ｖＤＤと接地間に直列接続されるＦＥＴ０数
が少ない。このため、動作電圧の低電圧化が容易であり
、またその結果として高速動作も可能となる。また、第
２のインバータを構成−するｐ−ＦＥＴ　２７　、　ｎ
−ＦＥＴ　２８のゲートは各々別個にドレインＤＩ　＋
　Ｄ２に接続されており、ドレインＤ１．Ｄ２の負荷容
量が第１図の場合に比べて半分となっていることも、高
速動作にとって有利になっている。

寸だ本実施例の回路では”　ｔｈＬとｖｔｈＨが従来の
ようにｐ　、　ｎ−ＦＥＴのオン抵抗の比によって決定
されるのではなく　、ｐ−ＦＥ’ｌ　２　Ｊと２５のオ
ン抵抗の比およびｎ−ＦＥＴ　２４と２６のオン抵抗の
比、即ちｐ−ＦＥＴ同志、ｎ−ＦＥＴ同志のディメンジ
ョンの比で決まる。従って製造プロセスによシＦＥ’Ｆ
Ｉ　Ｌきい値電圧がばらついた場合にもｖｔｈＬｌ■ｔ
ｈ、（は変動しにくい。また従来の回路では、ＦＩＴの
しきい値が例えば正方向にずれると、■　およびｖｔｈ
Ｈも正方向にずれる。これに対しｔｈＬ 本実施例の回路では、ｐ−ＦＥＴ　２１側のドレインイ
１Ｌ Ｄ、の電離をｎ−ＦＥＴ　２７で受け、ｎ−ＦＥＴ　２
４側あドレインＤ２の電位をｐ−ＦＥＴ　２　Ｂで受け
ており、上記の如き素子特性の変動が相殺されてｖｔｈ
Ｌ’ｖｔｈＨへの影響が少なくなるという利点を有する
。

本発明は種々変形実施することが可能である。

第５図〜第１５図に他のいくつかの実施例の回路を示し
た。第５図は、緩衝回路としてアナログスイッチを構成
するｎ−ＦＥＴ　２２の基板を接地端でなくドレインＤ
、に接続し、ｐ−ＦＥＴ　２　Ｊの基板を正電源でなく
ドレインＤ２に接続したものである。

緩衝回路は前述のように、入力段ＣＭＯＳインバータの
ｐ−ＦＥＴ側ドレインＤ１とｎ−ＦＥＴ側ドレインＤ２
の電位変化を一致させないために設けられている。従っ
てアナログスイッチ回路の代りに、第６図のように抵抗
Ｒを設けても同様の働きをする。第６図では基板の接続
を省略したが、第３図と同様、ｐ−ＦＥＴはＶＤＤ、　
ｎ−ＦＥＴは接地端に接続する。以下の実施例において
も同様とする。

第７図は、第集図の抵抗Ｒを抵抗Ｒ１〜Ｒ３に分割して
設けたものである。また第８図に示すように２個の抵抗
Ｒ１ｖ　Ｒ２を直列接続してその接続点を次段のＭＯＳ
インバータに入力するようにしてもよい。この場合には
、ｎ−ＦＥＴ　２７とｐ−ＦＥＴ２８からなるＣＭＯＳ
インバータの部分は、ｎチャネルＭＯＳインバータある
いはｐチャネルＭＯＳインバータで置換することもでき
る。

第９図の実施例は、初段ＣＭＯＳインバータのｐ−ＦＥ
Ｔ　２１τＩｌｌドレインＤ１を次段のＣＭＯＳインバ
ータのｐ−ＦＥＴ　２　Ｂのダートに、同じ（ｎ−ＦＥ
Ｔ２（側ドレインＤ２をｎ−ＦＥＴ　２７のゲートにそ
れぞれ接続したものである。この場合、ｐ−ｉ；”ＦＪ
’ｒのドレイン出力をｎ−ＦＥＴのダートで受け、ｎ−
ＦＥＴのドレイン出力をｐ　−ＦＥＴで受けるようにし
た先の実施例におけるような、ＦＥＴのしきい値電圧の
変動を相殺する効果は得られないが、低電圧動作と高速
動作という効果は変らない。

の電位変化を抑制するｐ−ＦＥＴ　２５とｎ−ＦＥＴ　
２６の配置をこれまでの例と逆にして、第３のＭＯＳイ
ンバータ２９を省略したものである。この実施例の場合
も、製造ノロセス上のばらつきの影響を受は易くなって
いるが、低電圧動作と高速動作という効果は変らない。

なお、この実施例の場合も、ｐ−ＦＥＴ　２５の基板は
正電源ｖＤＤに、ｎ−ＦＥＴ　Ｘ　６の基板は接地電位
にそれぞれ接続する。第１１図の実施例は、第１０図の
実施例に対して帰還回路に２段のＭＯＳインバータ２９
１゜２９２を設けたものである。

第１２図の実施例は帰還回路の一部を省略し、初段ＣＭ
ＯＳインバータのｎ−ＦＥＴ　２４側にのみ帰還をかけ
るようにしたものである。これと逆に、ｐ−ＦＥＴ　２
１側にのみ帰還をかけるようにしても差支えない。

第１３図の実施例は、初段ＣＭＯＳインバータのｐ−Ｆ
ＥＴ　２１のドレインＤ１およびｎ−ＦＥＴ　２４のド
レインＤ２の電位をそれぞれＭＯＳインバータ２９ｉ、
　、２９．２および２９２１．２９２２で受けるように
帰還回路をそれぞれ別個に設けたものである。第１４図
は第１３図とは逆に、ドレインＤ、の出力でドレイン出
力仰］を、ドレインＤ２の出力でドレイン出力側をそれ
ぞれ制御するように帰還回路を構成したものである。

第１５図の実施例は、緩衝回路を省略したもの、換伺ず
れは緩衝回路の抵抗を無限大としたものである。この実
施例は回路動作が不安定になることは否めないが、原理
的には先の実施例と同様の動作が可能である。

【図面の簡単な説明】

第１図は従来のＭＯＳＦＥＴを用いたシュミットトリガ
回路の一例を示す図、第２図はその入出力特性を示す図
、第３図は本発明の一実施例のシュミットトリガ回路を
示す図、第４図はその人出力特性を示す図、第５図〜第
１５図は他の実施例のシュミットトリガ回路を示す図で
ある。 ２１．２３，２５．２８・・・ｐ−ＦＥＴ、　　２２，
２４゜２６　、２７　・・・ｎ−ＦＥＴ、　２９−・・
第３のＭＯＳインバータ、Ｄｌ、Ｄ２・・・ドレイン。 出願人代理人　　弁理士　鈴　江　武　彦第２図 Ｖ＋Ｎ 第４図 ＤＤ

Claims (4)

【特許請求の範囲】
1. （１）一対のｐチャネルＭＯ８ＦＥＴとｎチャネルＭＯ
   ８Ｆ’ＥＴの共通ゲートを（１号入力端とし、共通接続
   すべきドレイン間に一方のドレインの電位変化’ｔ　：
   ｉ！：Ｎ延させて他方のドレインに電位変化をもたらす
   緩衝１９１路を介在させた第１のＭＯＳインバータと、
   この第１のＭＯＳインバータの出力を反転して取出す第
   ２のＭＯＳインバータと、この第２のＭＯＳインバータ
   の出力を帰還して前記第１のＭＯＳインバータのドレイ
   ンの電位変化を抑制する帰還回路とを備えたことを特徴
   とするシュミ　ッ　ト　ト　リ　ガ回路。
2. （２）　　前記緩衝回路は、ｐチャネルＭＯ８ＦＥＴと
   ｎチャネルＭＯＳＦＥＴを並列接続したアナログスイッ
   チ回路または抵抗である％　ｉｔ−請求の範囲第１項記
   載のシュミットトリガ回路。
3. （３）　　前記帰還回路は、前記第１のＭＯＳインバー
   タのｐチャネル側ドレインと接地端間に接続されたｐチ
   ャネルＭＯ８ＦＥＴおよびｎチャネル側ドレインと正電
   源との間に接続されたｎチャネルＭＯＳＦＥＴと、これ
   らｐチャネルＭＯ８ＦＥＴおよびｎチャネルＭＯＳＦＥ
   Ｔのゲートに前記第２のＭＯＳインバータの出力の反転
   出力を与える第３のＭＯＳインバータとから構成した特
   許請求の範囲第１項記載のシュミットトリガ回路。
4. （４）前記第２のＭＯＳインバータはＣＭＯＳインバー
   タであシ、ｎチャネル側ダートが前記第１のＭＯＳイン
   バータのｐチャネル側ドレインに接続され、ｐチャネル
   側ダートが前記第１のＭＯＳインバータのれチャネル側
   ドレインに接続されたものである特許請求の範囲第１項
   記載のシーミ　　ッ　　ト　　ト　　リ　ガ　回　路　
   。