JPH0736505B2 - シユミツトトリガ回路 - Google Patents
シユミツトトリガ回路Info
- Publication number
- JPH0736505B2 JPH0736505B2 JP61175015A JP17501586A JPH0736505B2 JP H0736505 B2 JPH0736505 B2 JP H0736505B2 JP 61175015 A JP61175015 A JP 61175015A JP 17501586 A JP17501586 A JP 17501586A JP H0736505 B2 JPH0736505 B2 JP H0736505B2
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- JP
- Japan
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- mos transistor
- potential
- transistor
- channel
- channel type
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCMOS論理回路に関し、特にヒステリシス幅を非
常に広範囲に設定でき、製造バラツキが小さく、かつヒ
ステリシス幅を広く設定しても確実に本来の動作を得る
ことのできるシュミットトリガ回路に関する。
常に広範囲に設定でき、製造バラツキが小さく、かつヒ
ステリシス幅を広く設定しても確実に本来の動作を得る
ことのできるシュミットトリガ回路に関する。
従来、CMOSのシュミットトリガ回路は第４図のように構
成されていた。第５図は第４図をトランジスタレベルで
表わしたものである。入力端子55に受ける入力信号INを
ＰチャンネルMOSトランジスタ51とＮチャンネルMOSトラ
ンジスタ53とを直列接続したCMOSインバータ41に受け、
その出力を同様のCMOSインバータ43で反転し、その出力
を出力信号OUTとして出力端子57から出力するとともに
ＰチャンネルMOSトランジスタ52とＮチャンネルMOSトラ
ンジスタ54とを直列接続したCMOSインバータ42でCMOSイ
ンバータ41と43との接続点に帰還する構成としていた。
成されていた。第５図は第４図をトランジスタレベルで
表わしたものである。入力端子55に受ける入力信号INを
ＰチャンネルMOSトランジスタ51とＮチャンネルMOSトラ
ンジスタ53とを直列接続したCMOSインバータ41に受け、
その出力を同様のCMOSインバータ43で反転し、その出力
を出力信号OUTとして出力端子57から出力するとともに
ＰチャンネルMOSトランジスタ52とＮチャンネルMOSトラ
ンジスタ54とを直列接続したCMOSインバータ42でCMOSイ
ンバータ41と43との接続点に帰還する構成としていた。
上述した従来のシュミットトリガ回路の動作を第６図も
合せて参照して説明する。第５図に示す各MOSトランジ
スタ51,52,53及び54の導電率（以下、gmとする）をそれ
ぞれある値に組み合わせることにより第６図に示す反転
電圧VIH,VIL及びヒステリシス幅VHを設定している。
合せて参照して説明する。第５図に示す各MOSトランジ
スタ51,52,53及び54の導電率（以下、gmとする）をそれ
ぞれある値に組み合わせることにより第６図に示す反転
電圧VIH,VIL及びヒステリシス幅VHを設定している。
この回路の場合、シュミットトリガ回路としての動作を
得るために次の条件が必要である。すなわち各MOSトラ
ンジスタ51,52,53及び54のgmをそれぞれgm51,gm52,gm53
及びgm54としたとき、gm51/gm54＞1,gm53/gm52＞１でな
ければならない。
得るために次の条件が必要である。すなわち各MOSトラ
ンジスタ51,52,53及び54のgmをそれぞれgm51,gm52,gm53
及びgm54としたとき、gm51/gm54＞1,gm53/gm52＞１でな
ければならない。
gm51/gm54又はgm53/gm52を大きくすればヒステリシス幅
VHは小さくなり、逆に“1"に近づければヒステリシス幅
VHは大きくなる。ただし“1"以下になるとシュミットト
リガ回路としては動作できなくなる。従って、ヒステリ
シス幅VHを大きくするためにgm51/gm54又はgm53/gm52を
“1"に近く設定した場合、製造バラツキ等により上記条
件を満さず動作しなくなる。ここで、MOSトランジスタ5
1及び52はＰチャンネル型であり、MOSトランジスタ53及
び54はＮチャンネル型であるため、前記gm51/gm54及びg
m53/gm52はＰチャンネル型MOSトランジスタとＮチャン
ネル型MOSトランジスタとの比であり、製造バラツキの
影響を受けやすい。従って、ヒステリシス幅VHを大きく
すると製造バラツキの影響を大きく受けて、シュミット
トリガ回路としては動作しなくなる危険性が増大すると
いう欠点がある。
VHは小さくなり、逆に“1"に近づければヒステリシス幅
VHは大きくなる。ただし“1"以下になるとシュミットト
リガ回路としては動作できなくなる。従って、ヒステリ
シス幅VHを大きくするためにgm51/gm54又はgm53/gm52を
“1"に近く設定した場合、製造バラツキ等により上記条
件を満さず動作しなくなる。ここで、MOSトランジスタ5
1及び52はＰチャンネル型であり、MOSトランジスタ53及
び54はＮチャンネル型であるため、前記gm51/gm54及びg
m53/gm52はＰチャンネル型MOSトランジスタとＮチャン
ネル型MOSトランジスタとの比であり、製造バラツキの
影響を受けやすい。従って、ヒステリシス幅VHを大きく
すると製造バラツキの影響を大きく受けて、シュミット
トリガ回路としては動作しなくなる危険性が増大すると
いう欠点がある。
本発明によれば、電源端子間に一導電型の第１のトラン
ジスタと第１の抵抗性素子と第２の抵抗性素子と他の導
電型の第２のトランジスタとを直列に接続し、第１およ
び第２のトランジスタの入力電極に入力信号を加えるよ
うにするとともに、第１の抵抗性素子に並列に一導電型
の第３のトランジスタを接続し、第２の抵抗性素子に並
列に他の導電型の第４のトランジスタを接続し、これら
第１の抵抗性素子、第２の抵抗性素子、第３のトランジ
スタおよば第４のトランジスタの共通接続点の信号を第
１のインバータを介して出力信号として出力するととも
にこの出力信号を第２のインバータを介して第３および
第４のトランジスタの各入力電極に帰還するシュミット
トリガ回路を得る。
ジスタと第１の抵抗性素子と第２の抵抗性素子と他の導
電型の第２のトランジスタとを直列に接続し、第１およ
び第２のトランジスタの入力電極に入力信号を加えるよ
うにするとともに、第１の抵抗性素子に並列に一導電型
の第３のトランジスタを接続し、第２の抵抗性素子に並
列に他の導電型の第４のトランジスタを接続し、これら
第１の抵抗性素子、第２の抵抗性素子、第３のトランジ
スタおよば第４のトランジスタの共通接続点の信号を第
１のインバータを介して出力信号として出力するととも
にこの出力信号を第２のインバータを介して第３および
第４のトランジスタの各入力電極に帰還するシュミット
トリガ回路を得る。
次に、図面を参照して本発明をより詳細に説明する。
本発明のシュミットトリガ回路は、第１図に示すよう
に、Ｐチャンネル型MOSトランジスタ11とＮチャンネル
型MOSトランジスタ15のゲートを入力端子17に共通に接
続し、Ｐチャンネル型MOSトランジスタ11のドレインを
Ｎチャンネル型MOSトランジスタ13のドレインと抵抗12
の一端とに接続し、Ｎチャンネル型MOSトランジスタ15
のドレインをＰチャンネル型MOSトランジスタ16のドレ
インと抵抗14の一端とに接続し、抵抗12と14のそれぞれ
の他端をＮチャンネル型MOSトランジスタ13のソースと
Ｐチャンネル型MOSトランジスタ16のソースとをCMOS構
成のインバーター20の入力側に接続し、インバーター20
の出力側とCMOS構成のインバータ23の入力側とを接続
し、Ｎチャンネル型MOSトランジスタ13のゲートとＰチ
ャンネル型MOSトランジスタ16のゲートとインバーター2
3の出力側に接続した回路構成を有している。
に、Ｐチャンネル型MOSトランジスタ11とＮチャンネル
型MOSトランジスタ15のゲートを入力端子17に共通に接
続し、Ｐチャンネル型MOSトランジスタ11のドレインを
Ｎチャンネル型MOSトランジスタ13のドレインと抵抗12
の一端とに接続し、Ｎチャンネル型MOSトランジスタ15
のドレインをＰチャンネル型MOSトランジスタ16のドレ
インと抵抗14の一端とに接続し、抵抗12と14のそれぞれ
の他端をＮチャンネル型MOSトランジスタ13のソースと
Ｐチャンネル型MOSトランジスタ16のソースとをCMOS構
成のインバーター20の入力側に接続し、インバーター20
の出力側とCMOS構成のインバータ23の入力側とを接続
し、Ｎチャンネル型MOSトランジスタ13のゲートとＰチ
ャンネル型MOSトランジスタ16のゲートとインバーター2
3の出力側に接続した回路構成を有している。
次に、本実施例の動作について第２図も合せて参照して
説明する。先ず入力端17がVSS電位（負側電源電位もし
くは接地電位）であれば、接続点18はVDD電位（正側電
源電位）、出力端子19はVSS電位、接続点24はVDD電位に
なっており、Ｐチャンネル型MOSトランジスタ11はON状
態にあり、Ｎチャンネル型MOSトランジスタ13,15及ばＰ
チャンネル型MOSトランジスタ16はOFF状態にある。この
状態から入力端子17の電位を上げていきＮチャンネル型
MOSトランジスタ15の閾値電圧VTに達するとＮチャンネ
ル型MOSトランジスタ15がONの状態に入り、接続点18の
電位を下げるように働く。接続点18の電位がVDD−VTH13
（Ｎチャンネル型13の閾値電圧）以下まで下がるとＮチ
ャンネル型MOSトランジスタ13がONになり、接続点18の
電位が下がるのを妨げる方向に働く。入力端子17の電位
を更に上げていくと、接続点18の電位は更に下がり、イ
ンバーター20のスレッショールド電圧に達すると、出力
端子19はVSS電位からVDD電位に変化し、接続点24がVDD
電位からVSS電位へ変化するため、Ｎチャンネル型MOSト
ランジスタ13がOFFになり、Ｐチャンネル型MOSトランジ
スタ１がONになることにより、接続点18の電位を下げる
のち加速する。もし、Ｎチャンネル型MOSトランジスタ1
5のgmが他のトランジスタより非常に小さいとすれば接
続点18の電位はなかなか下がらない。しかし入力端子17
の電位を更に上げていき、VDD−|VTP|（VTP:Pチャンネ
ル型MOSトランジスタの閾値電圧）まで達するとＰチャ
ンネル型MOSトランジスタ11がOFFとなるため、接続点18
の電位は下がり必ず反転することになる。
説明する。先ず入力端17がVSS電位（負側電源電位もし
くは接地電位）であれば、接続点18はVDD電位（正側電
源電位）、出力端子19はVSS電位、接続点24はVDD電位に
なっており、Ｐチャンネル型MOSトランジスタ11はON状
態にあり、Ｎチャンネル型MOSトランジスタ13,15及ばＰ
チャンネル型MOSトランジスタ16はOFF状態にある。この
状態から入力端子17の電位を上げていきＮチャンネル型
MOSトランジスタ15の閾値電圧VTに達するとＮチャンネ
ル型MOSトランジスタ15がONの状態に入り、接続点18の
電位を下げるように働く。接続点18の電位がVDD−VTH13
（Ｎチャンネル型13の閾値電圧）以下まで下がるとＮチ
ャンネル型MOSトランジスタ13がONになり、接続点18の
電位が下がるのを妨げる方向に働く。入力端子17の電位
を更に上げていくと、接続点18の電位は更に下がり、イ
ンバーター20のスレッショールド電圧に達すると、出力
端子19はVSS電位からVDD電位に変化し、接続点24がVDD
電位からVSS電位へ変化するため、Ｎチャンネル型MOSト
ランジスタ13がOFFになり、Ｐチャンネル型MOSトランジ
スタ１がONになることにより、接続点18の電位を下げる
のち加速する。もし、Ｎチャンネル型MOSトランジスタ1
5のgmが他のトランジスタより非常に小さいとすれば接
続点18の電位はなかなか下がらない。しかし入力端子17
の電位を更に上げていき、VDD−|VTP|（VTP:Pチャンネ
ル型MOSトランジスタの閾値電圧）まで達するとＰチャ
ンネル型MOSトランジスタ11がOFFとなるため、接続点18
の電位は下がり必ず反転することになる。
入力端子17の電位をVDD電位からVSS電位へと変化させた
ときの動作は、前記説明のＰチャンネルMOSトランジス
タとＮチャンネル型MOSトランジスタとが逆になって同
様の動作をする。
ときの動作は、前記説明のＰチャンネルMOSトランジス
タとＮチャンネル型MOSトランジスタとが逆になって同
様の動作をする。
以上の説明から第２図に示す反転電圧VIHの最大値はVIH
VDD−|VTP|となる。また、反転電圧VILの最小値はVIL
VSS＋VTN（VTNNMOSのVT）であることがわかる。そし
てヒステリシス幅VHの最大値はVHVDD−（VTN＋|V
TP|）となる。
VDD−|VTP|となる。また、反転電圧VILの最小値はVIL
VSS＋VTN（VTNNMOSのVT）であることがわかる。そし
てヒステリシス幅VHの最大値はVHVDD−（VTN＋|V
TP|）となる。
また、ヒステリシス特性を得るためのＮチャンネル型MO
Sトランジスタ13及びＰチャンネル型MOSトランジスタ16
は、それぞれ、入力端子17の電位の立上りのときにはＮ
チャンネル型MOSトランジスタ13とＮチャンネル型MOSト
ランジスタ15のgmの比によりヒステリシスの大きさがき
まり、入力端子17の電位の立下りのときにはＰチャンネ
ル型MOSトランジスタ16とＰチャンネル型MOSトランジス
タ11のgmの比によってヒステリシスの大きさがきまって
おり、入力端子17の立上り、立下りどちらの場合も互い
にＮチャンネル型MOSトランジスタ同志又はＰチャンネ
ル型MOSトランジスタ同志でヒステリシス特性がきまる
ため製造バラツキの影響を受けにくい構成になってい
る。
Sトランジスタ13及びＰチャンネル型MOSトランジスタ16
は、それぞれ、入力端子17の電位の立上りのときにはＮ
チャンネル型MOSトランジスタ13とＮチャンネル型MOSト
ランジスタ15のgmの比によりヒステリシスの大きさがき
まり、入力端子17の電位の立下りのときにはＰチャンネ
ル型MOSトランジスタ16とＰチャンネル型MOSトランジス
タ11のgmの比によってヒステリシスの大きさがきまって
おり、入力端子17の立上り、立下りどちらの場合も互い
にＮチャンネル型MOSトランジスタ同志又はＰチャンネ
ル型MOSトランジスタ同志でヒステリシス特性がきまる
ため製造バラツキの影響を受けにくい構成になってい
る。
第３図は本発明の他の実施例の等価回路図である。第３
図の回路は第１図に示した一実施例中の抵抗12及び14を
それぞれＰチャンネル型MOSトランジスタ32およびＮチ
ャンネル型MOSトランジスタ34で置き換えたものであ
る。各MOSトランジスタ32,34のゲートとソースは全て共
通に接続されている。この実施例の回路動作その他の特
性は第１図に示した一実施例と同等で同じ利点を有して
いる。
図の回路は第１図に示した一実施例中の抵抗12及び14を
それぞれＰチャンネル型MOSトランジスタ32およびＮチ
ャンネル型MOSトランジスタ34で置き換えたものであ
る。各MOSトランジスタ32,34のゲートとソースは全て共
通に接続されている。この実施例の回路動作その他の特
性は第１図に示した一実施例と同等で同じ利点を有して
いる。
以上説明したように、本発明の回路構成にすることによ
り、ヒステリシス幅を非常に広範囲に設定でき、製造バ
ラツキ等による動作不能となることが少なく、製造バラ
ツキによるヒステリシス特性への影響の小さいシュミッ
トトリガ回路を構成することができる。
り、ヒステリシス幅を非常に広範囲に設定でき、製造バ
ラツキ等による動作不能となることが少なく、製造バラ
ツキによるヒステリシス特性への影響の小さいシュミッ
トトリガ回路を構成することができる。
第１図は本発明の一実施例の等価回路図、第２図は第１
図の一実施例の動作を説明するための動作波形図、第３
図は本発明の他の実施例の等価回路図、第４図は従来例
を示すブロック図、第５図は第４図のブロック図を一部
詳細にした等価回路図、第６図は従来回路説明のための
動作波形図である。 11,16,31,32,36,51,52……Ｐチャンネル型MOSトランジ
スタ、13,15,33,34,35,53,54……Ｎチャンネル型MOSト
ランジスタ、20,23,37,38,41,42,43,58……インバータ
ー、12,14……抵抗。
図の一実施例の動作を説明するための動作波形図、第３
図は本発明の他の実施例の等価回路図、第４図は従来例
を示すブロック図、第５図は第４図のブロック図を一部
詳細にした等価回路図、第６図は従来回路説明のための
動作波形図である。 11,16,31,32,36,51,52……Ｐチャンネル型MOSトランジ
スタ、13,15,33,34,35,53,54……Ｎチャンネル型MOSト
ランジスタ、20,23,37,38,41,42,43,58……インバータ
ー、12,14……抵抗。
Claims (1)
- 【請求項１】電源端子間に一導電型の第１のトランジス
タと、第１の抵抗性素子と、第２の抵抗性素子と、他の
導電型の第２のトランジスタとを直列に接続し、前記第
１および第２のトランジスタの入力電極に入力信号を与
え、前記第１の抵抗性素子に並列に前記他の導電型の第
３のトランジスタをまた前記第２の抵抗性素子に並列に
前記一導電型の第４のトランジスタをそれぞれ並列に接
続し、前記第１の抵抗性素子と前記第２の抵抗性素子と
の接続点の信号を第１のインバータを介して出力すると
ともに該出力を第２のインバータを介して前記第３およ
び第４のトランジスタの入力電極に帰還したことを特徴
とするシュミットトリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175015A JPH0736505B2 (ja) | 1986-07-24 | 1986-07-24 | シユミツトトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61175015A JPH0736505B2 (ja) | 1986-07-24 | 1986-07-24 | シユミツトトリガ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6331210A JPS6331210A (ja) | 1988-02-09 |
| JPH0736505B2 true JPH0736505B2 (ja) | 1995-04-19 |
Family
ID=15988724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61175015A Expired - Fee Related JPH0736505B2 (ja) | 1986-07-24 | 1986-07-24 | シユミツトトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736505B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0146076B1 (ko) * | 1995-06-28 | 1998-08-01 | 문정환 | 반도체 소자의 기판 전압 레규레이터 장치 |
| KR100263667B1 (ko) * | 1997-12-30 | 2000-08-01 | 김영환 | 슈미트 트리거 회로 |
| JP2005260602A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| JP2005260601A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254911A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 相補型ｍｉｓトランジスタのヒステリシス回路 |
-
1986
- 1986-07-24 JP JP61175015A patent/JPH0736505B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6331210A (ja) | 1988-02-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |