JPH0133974B2 - - Google Patents
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- Publication number
- JPH0133974B2 JPH0133974B2 JP55143320A JP14332080A JPH0133974B2 JP H0133974 B2 JPH0133974 B2 JP H0133974B2 JP 55143320 A JP55143320 A JP 55143320A JP 14332080 A JP14332080 A JP 14332080A JP H0133974 B2 JPH0133974 B2 JP H0133974B2
- Authority
- JP
- Japan
- Prior art keywords
- fet
- circuit
- fixed potential
- voltage
- circuit point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 3
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はMOS型論理ゲート部（インバータ、
ナンド、ノア回路等）のバイアスを任意に変えら
れるようにしたバイアス可変回路に関する。
ナンド、ノア回路等）のバイアスを任意に変えら
れるようにしたバイアス可変回路に関する。
従来のCMOS増幅器として、第１図に示す如
きものがある（米国特許第3914702号）。これは、
制御端子１の制御信号で、回路点２，３のバイア
ス点を任意に決めたものである。図中５，６はＰ
チヤネル型IG−FET（以下トランジスタという）、
７，８はＮチヤネル型IG−FET、９は入力端子、
１０は出力端子である。この第１図の回路の欠点
として、端子１の電圧が少しても変わると、トラ
ンジスタ５，８のgm（コンダクタンス）比が変わ
るから、回路点２，３の電圧が大きく変わり、そ
れにつれて動作点（入力振幅の中心）が振らつい
てしまう。また制御信号が、端子１からの１個の
みであるから、出力振幅の制御が限られてしまう
ものであつた。
きものがある（米国特許第3914702号）。これは、
制御端子１の制御信号で、回路点２，３のバイア
ス点を任意に決めたものである。図中５，６はＰ
チヤネル型IG−FET（以下トランジスタという）、
７，８はＮチヤネル型IG−FET、９は入力端子、
１０は出力端子である。この第１図の回路の欠点
として、端子１の電圧が少しても変わると、トラ
ンジスタ５，８のgm（コンダクタンス）比が変わ
るから、回路点２，３の電圧が大きく変わり、そ
れにつれて動作点（入力振幅の中心）が振らつい
てしまう。また制御信号が、端子１からの１個の
みであるから、出力振幅の制御が限られてしまう
ものであつた。
本発明は上記実情に鑑みてなされたもので、
MOS型ゲート部の各バイアス供給点に、それぞ
れ複数の制御信号で制御される複数のIG−FET
回路を設けることにより、前記従来の問題点を一
掃し得るバイアス可変回路を提供しようとするも
のである。
MOS型ゲート部の各バイアス供給点に、それぞ
れ複数の制御信号で制御される複数のIG−FET
回路を設けることにより、前記従来の問題点を一
掃し得るバイアス可変回路を提供しようとするも
のである。
以下図面を参照して本発明の一実施例を説明す
る。第２図において１１はMOS型インバータ、
１２，１３はその回路点、INは入力、Outは出力
端である。回路点１２と出力端Outとの間にはＰ
チヤネル型トランジスタ１４が設けられ、回路点
１３と出力端Outとの間にはＮチヤネル型トラン
ジスタ１５が設けられ、トランジスタ１４，１５
のゲートは共通に入力INに接続される。回路点
１２と電源VDDとの間にはＰチヤネル型トランジ
スタ１６が設けられ、接地と回路点１３との間に
はＮチヤネル型トランジスタ１７が設けられ、こ
れらトランジスタ１６，１７のゲートは制御信号
入力端Cont１に共通接続される。回路点１２と
接地間にはＮチヤネル型トランジスタ１８が設け
られ、回路点１３と電源VDDとの間にはＰチヤネ
ル型トランジスタ１９が設けられ、これらトラン
ジスタ１８，１９のゲートは制御信号入力端
Cont２に共通接続される。
る。第２図において１１はMOS型インバータ、
１２，１３はその回路点、INは入力、Outは出力
端である。回路点１２と出力端Outとの間にはＰ
チヤネル型トランジスタ１４が設けられ、回路点
１３と出力端Outとの間にはＮチヤネル型トラン
ジスタ１５が設けられ、トランジスタ１４，１５
のゲートは共通に入力INに接続される。回路点
１２と電源VDDとの間にはＰチヤネル型トランジ
スタ１６が設けられ、接地と回路点１３との間に
はＮチヤネル型トランジスタ１７が設けられ、こ
れらトランジスタ１６，１７のゲートは制御信号
入力端Cont１に共通接続される。回路点１２と
接地間にはＮチヤネル型トランジスタ１８が設け
られ、回路点１３と電源VDDとの間にはＰチヤネ
ル型トランジスタ１９が設けられ、これらトラン
ジスタ１８，１９のゲートは制御信号入力端
Cont２に共通接続される。
第２図の回路にあつては、回路点１２を例えば
4Vとする時には（電源VDDは例えば5V）、トラン
ジスタ１６と１８の比が１：４になるように、ま
た回路点１３を例えば1Vとする時には、トラン
ジスタ１７と１９の比が１：４になるように、制
御端子Cont１，２の電圧を決める。このように
すれば、回路点１２，１３でバイアスの最大、最
小値が決められているから、その範囲で、入力
INに応じた振動が出力Outに得られるものであ
る。
4Vとする時には（電源VDDは例えば5V）、トラン
ジスタ１６と１８の比が１：４になるように、ま
た回路点１３を例えば1Vとする時には、トラン
ジスタ１７と１９の比が１：４になるように、制
御端子Cont１，２の電圧を決める。このように
すれば、回路点１２，１３でバイアスの最大、最
小値が決められているから、その範囲で、入力
INに応じた振動が出力Outに得られるものであ
る。
第２図の回路にあつては、トランジスタ１６と
１８のgm比、トランジスタ１７と１９のgm比を
制御端子Cont１，２の電圧で決められるから、
その範囲の振動電圧が出力端Outから得られる。
またトランジスタ１６と１８の比、トランジスタ
１７と１９の比で、回路点１２と１３のバイアス
電圧が得られるから、第１図の従来例のものより
制御端子Cont１，２の電圧変動を受けにくく、
安定した出力が得られる。またバイアス調整を制
御端子Cont１，２から行なうから、出力振幅を
動作点を中心に、例えば上下両方向に同時に伸縮
できる（振幅変調と等価）等、出力振幅の制御が
広範囲に行なえるものである。
１８のgm比、トランジスタ１７と１９のgm比を
制御端子Cont１，２の電圧で決められるから、
その範囲の振動電圧が出力端Outから得られる。
またトランジスタ１６と１８の比、トランジスタ
１７と１９の比で、回路点１２と１３のバイアス
電圧が得られるから、第１図の従来例のものより
制御端子Cont１，２の電圧変動を受けにくく、
安定した出力が得られる。またバイアス調整を制
御端子Cont１，２から行なうから、出力振幅を
動作点を中心に、例えば上下両方向に同時に伸縮
できる（振幅変調と等価）等、出力振幅の制御が
広範囲に行なえるものである。
また電源VDD、接地が固定電位で、制御信号
Cont１，２が独立してトランジスタ１６〜１９
を制御しているので、MOS型論理ゲート部１１
の一端及び他端に一定電位のバイアスが与えられ
るものである。
Cont１，２が独立してトランジスタ１６〜１９
を制御しているので、MOS型論理ゲート部１１
の一端及び他端に一定電位のバイアスが与えられ
るものである。
第３図は本発明の他の実施例で、インバータ１
１のバイアス調整用制御端子を例えば３個とした
場合の例である。即ち回路点１２と電源VDDとの
間にＰチヤネル型トランジスタ２１を設け、回路
点１３と接地間にＮチヤネル型トランジスタ２２
を設け、これらトランジスタ２１，２２のゲート
電極を、第３の制御端子Cont３に共通接続した
ものである。他の構成は前実施例と同様であるか
ら、対応個所には同一符号を付して説明を省略す
る。
１のバイアス調整用制御端子を例えば３個とした
場合の例である。即ち回路点１２と電源VDDとの
間にＰチヤネル型トランジスタ２１を設け、回路
点１３と接地間にＮチヤネル型トランジスタ２２
を設け、これらトランジスタ２１，２２のゲート
電極を、第３の制御端子Cont３に共通接続した
ものである。他の構成は前実施例と同様であるか
ら、対応個所には同一符号を付して説明を省略す
る。
第４図は本発明の他の実施例で、第２図の応用
回路を示す。これは、第２図のインバータ１１
を、他の論理ゲート３１に置き換えても、同様の
作用効果が得られることを示したものである。
回路を示す。これは、第２図のインバータ１１
を、他の論理ゲート３１に置き換えても、同様の
作用効果が得られることを示したものである。
なお本発明は実施例のみに限定されるものでは
なく、種々の応用が可能である。例えば実施例で
はCMOS型論理ゲートを例にしたが、片チヤネ
ル型論理ゲートに本発明を適用できる。この場合
の構成の一例を云えば、例えば第２図においてイ
ンバータ１１は、通常よく知られているようにト
ランジスタ１４がゲートをソースまたはドレイン
に接続した負荷MOSトランジスタとなり、トラ
ンジスタ１５がドライバーMOSとなり、他は同
様の構成である。また実施例では、バイアス制御
用の素子を外側に、論理ゲート部の素子を内側に
配置したが、例えば第２図においてトランジスタ
１４と１６の配置、トランジスタ１５と１７の配
置をそれぞれ入れ換えるようにしてもよい。また
バイアス回路はCMOS構成としなくても、例え
ば第３図においてトランジスタ１８をＰチヤネル
型とし、トランジスタ１９をＮチヤネル型等とし
てもよい。この場合、ゲート電極電圧は適宜選択
する。またバイアス可変用トランジスタ１６〜１
９をそれぞれ１個とした場合を説明したが、複数
個よりなつていてもよい。また例えば第２図にお
いてトランジスタ１７および１９を除き、インバ
ータ１１中のトランジスタ１５のソースをグラン
ドに接続する形態にし、トランジスタ１６及び１
８を可変インピーダンス素子として機能されても
よい。またその逆の形態つまりトランジスタ１７
及び１９を生かしトランジスタ１６，１８を除く
形態としてもよい。第５図、第６図はそのうちの
前者の形態の回路例、第７図は後者の形態の回路
例である。第５図では第２図のトランジスタ１
７，１９を省略して低レベル可変型（入力電圧の
低閾値可変型）インバータとしている。第５図で
トランジスタ１８はＰチヤネル型でもよい。第６
図では第４図のトランジスタ１７，１９を省略し
て低レベル可変型2NANDゲートとしている。第
６図でトランジスタ１８はＮチヤネル型でもよ
い。第７図は第２図のトランジスタ１６，１８を
省略して高レベル可変型インバータとしている。
第７図でトランジスタ１９はＮチヤネル型でもよ
い。
なく、種々の応用が可能である。例えば実施例で
はCMOS型論理ゲートを例にしたが、片チヤネ
ル型論理ゲートに本発明を適用できる。この場合
の構成の一例を云えば、例えば第２図においてイ
ンバータ１１は、通常よく知られているようにト
ランジスタ１４がゲートをソースまたはドレイン
に接続した負荷MOSトランジスタとなり、トラ
ンジスタ１５がドライバーMOSとなり、他は同
様の構成である。また実施例では、バイアス制御
用の素子を外側に、論理ゲート部の素子を内側に
配置したが、例えば第２図においてトランジスタ
１４と１６の配置、トランジスタ１５と１７の配
置をそれぞれ入れ換えるようにしてもよい。また
バイアス回路はCMOS構成としなくても、例え
ば第３図においてトランジスタ１８をＰチヤネル
型とし、トランジスタ１９をＮチヤネル型等とし
てもよい。この場合、ゲート電極電圧は適宜選択
する。またバイアス可変用トランジスタ１６〜１
９をそれぞれ１個とした場合を説明したが、複数
個よりなつていてもよい。また例えば第２図にお
いてトランジスタ１７および１９を除き、インバ
ータ１１中のトランジスタ１５のソースをグラン
ドに接続する形態にし、トランジスタ１６及び１
８を可変インピーダンス素子として機能されても
よい。またその逆の形態つまりトランジスタ１７
及び１９を生かしトランジスタ１６，１８を除く
形態としてもよい。第５図、第６図はそのうちの
前者の形態の回路例、第７図は後者の形態の回路
例である。第５図では第２図のトランジスタ１
７，１９を省略して低レベル可変型（入力電圧の
低閾値可変型）インバータとしている。第５図で
トランジスタ１８はＰチヤネル型でもよい。第６
図では第４図のトランジスタ１７，１９を省略し
て低レベル可変型2NANDゲートとしている。第
６図でトランジスタ１８はＮチヤネル型でもよ
い。第７図は第２図のトランジスタ１６，１８を
省略して高レベル可変型インバータとしている。
第７図でトランジスタ１９はＮチヤネル型でもよ
い。
以上説明した如く本発明によれば、出力振幅の
動作点が安定し、また出力振幅の制御が広範囲に
行なえる等の利点を有したバイアス可変回路が提
供できるものである。
動作点が安定し、また出力振幅の制御が広範囲に
行なえる等の利点を有したバイアス可変回路が提
供できるものである。
第１図は従来のバイアス可変回路図、第２図は
本発明の一実施例の回路図、第３図ないし第７図
は本発明の他の実施例の回路図である。 １１……インバータ、１２，１３……回路点、
１６〜１９……IG−FET、IN……入力、Out…
…出力、VDD……電源。
本発明の一実施例の回路図、第３図ないし第７図
は本発明の他の実施例の回路図である。 １１……インバータ、１２，１３……回路点、
１６〜１９……IG−FET、IN……入力、Out…
…出力、VDD……電源。
Claims (1)
- 【特許請求の範囲】 １ MOS型論理ゲート部と、このゲート部の一
端側の第１の回路点と或る固定電位供給端との間
に設けられた第１のIG−FETと、前記第１の回
路点と他の固定電位供給端との間に設けられた第
２のIG−FETと、前記MOS型論理ゲート部の他
端側の第２の回路点を或る電位供給端に接続する
手段と、前記第１の回路点に前記或る固定電位及
び他の固定電位間の所望のバアイス電圧が得られ
るようにするため、前記第１のIG−FETのゲー
ト電極に前記第１のIG−FETのオン抵抗を制御
する電圧を印加する第１の制御電圧印加手段及び
前記第２のIG−FETのゲート電極に前記第２の
IG−FETのオン抵抗を制御する電圧を印加する
第２の制御電圧印加手段とを具備したことを特徴
とするバイアス可変回路。 ２ MOS型論理ゲート部と、このゲート部の一
端側の第１の回路点と或る固定電位供給端との間
に設けられた第１のIG−FETと、前記第１の回
路点と他の固定電位供給端との間に設けられた第
２のIG−FETと、前記MOS型論理ゲート部の他
端側の第２の回路点と或る固定電位供給端との間
に設けられた第３のIG−FETと、前記第２の回
路点と他の固定電位供給端との間に設けられた第
４のIG−FETと、前記第１及び第２の回路点に
それぞれ前記或る固定電位及び他の固定電位間の
所望のバイアス電圧が得られるようにするため、
前記第１、第４のIG−FETのゲート電極に前記
第１、第４のIG−FETのオン抵抗を制御する電
圧を印加する第１の制御電圧印加手段及び前記第
２、第３のIG−FETのゲート電極に前記第２、
第３のIG−FETのオン抵抗を制御する電圧を印
加する第２の制御電圧印加手段とを具備したこと
を特徴とするバイアス可変回路。 ３ 前記第１の回路点に、前記第１、第２のIG
−FET以外の他のIG−FETを接続すると共に、
前記第２の回路点に、更に他のIG−FETを接続
し、前記他の各IG−FETを他の制御電圧印加手
段で制御することを特徴とする特許請求の範囲第
２項に記載のバイアス可変回路。 ４ 前記第１のIG−FETとこれに直列接続され
る前記MOS型論理ゲート部のIG−FETとの配置
を入れ換えたことを特徴とする特許請求の範囲第
２項ないし第３項に記載のバイアス可変回路。 ５ 前記第４のIG−FETとこれに直列接続され
る前記MOS型論理ゲート部のIG−FETとの配置
を入れ換えたことを特徴とする特許請求の範囲第
２項に記載のバイアス可変回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55143320A JPS5767331A (en) | 1980-10-14 | 1980-10-14 | Bias varying circuit |
| US06/295,825 US4464587A (en) | 1980-10-14 | 1981-08-24 | Complementary IGFET Schmitt trigger logic circuit having a variable bias voltage logic gate section |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55143320A JPS5767331A (en) | 1980-10-14 | 1980-10-14 | Bias varying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5767331A JPS5767331A (en) | 1982-04-23 |
| JPH0133974B2 true JPH0133974B2 (ja) | 1989-07-17 |
Family
ID=15336033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55143320A Granted JPS5767331A (en) | 1980-10-14 | 1980-10-14 | Bias varying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5767331A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943631A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | レベル変換入力回路 |
| JPS59171216A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 電荷転送素子の入力サンプリングパルス発生回路 |
| JPS61244115A (ja) * | 1985-04-22 | 1986-10-30 | Nec Corp | 電流制御型発振器 |
| FR2758422B1 (fr) * | 1997-01-13 | 1999-02-05 | Sgs Thomson Microelectronics | Oscillateur en anneau en technologie cmos |
| JPWO2020225893A1 (ja) * | 2019-05-08 | 2020-11-12 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5315056A (en) * | 1976-07-27 | 1978-02-10 | Toshiba Corp | Logic circuit |
-
1980
- 1980-10-14 JP JP55143320A patent/JPS5767331A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5315056A (en) * | 1976-07-27 | 1978-02-10 | Toshiba Corp | Logic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5767331A (en) | 1982-04-23 |
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