JP2938470B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2938470B2 JP1141522A JP14152289A JP2938470B2 JP 2938470 B2 JP2938470 B2 JP 2938470B2 JP 1141522 A JP1141522 A JP 1141522A JP 14152289 A JP14152289 A JP 14152289A JP 2938470 B2 JP2938470 B2 JP 2938470B2
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  • Tests Of Electronic Circuits (AREA)
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、メモリセルのテ
スト機能を備えた半導体記憶装置に関する。
［従来の技術］ 第３図は、特開昭62−170100号公報に示されたテスト
回路を内蔵した従来の半導体記憶装置を示すブロック図
である。図において、この半導体記憶装置は、RAM集積
回路本体１と、テスト回路６とを含んで構成される。RA
M集積回路１は、メモリセルアレイ2,行アドレスデコー
ダ3,列アドレスデコーダ4,センスアンプ５で構成され、
アドレス信号A0〜A7,リードライト信号Ｗおよびライト
データＤが与えられる。
リードライト信号Ｗが論理“0"のときはアドレス信号
A0〜A7で選択されたセルにライトデータＤが書込まれ
る。また、リードライト信号Ｗが論理“1"のときはアド
レス信号A0〜A7で選択されたセルの内容がRAM出力０と
して読出される。
第３図の半導体記憶装置が内蔵しているテスト回路６
は、コンパレータＣおよび試験結果を記憶するレジスタ
Ｒで構成されている。
コンパレータＣの入力の一方にはRAM出力Ｏが供給さ
れ、他方には外部から与えられる期待値信号Ｅが供給さ
れる。コンパレータＣはこれらの２つの入力が不一致の
場合に論理“0"を出力する。この出力はレジスタＲに供
給される。レジスタＲは試験を開始する前にセット信号
Ｓにより論理“1"をセットする。外部から入力されるイ
ネーブル信号Ｔは、論理“1"で入力の内容が取込まれる
が、レジスタＲは１度論理“0"になったらセット信号Ｓ
がない限りそれを保持する。試験結果信号Ｆは試験中に
RAM出力Ｏと期待値信号Ｅの不一致があった場合に限り
論理“0"となり、機能不良であることが判明する。
次に、第３図に示す半導体記憶装置のテスト動作につ
いて説明する。
第４図は、第３図に示す半導体記憶装置をテストする
ためのメモリ試験システムの一例を示すシステム構成図
である。
第４図に示すメモリ試験システムは、試験すべき半導
体記憶装置M0〜M3〜Mnの各々に、メモリ試験機TMが入力
信号群I,期待値信号E,レジスタをセットするためのセッ
ト信号Ｓおよびレジスタの動作可否を示すイネーブル信
号Ｔを供給する。テスト結果は、各々の半導体記憶装置
の外に接続された発光ダイオードＬにより検出する。テ
ストの結果、不良の場合は発光ダイオードＬが点灯し、
該当する半導体記憶装置M0〜Mnを除去できる。
この場合、メモリ試験機TMの入力信号ドライバの駆動
能力が許す限り、多数の半導体記憶装置を並列に接続し
て、同時にテストできる。
［発明が解決しようとする課題］ 従来の半導体記憶装置は以上のように構成されている
ので、期待値信号Ｅを入力するための端子と、セット信
号Ｓを入力するための端子と、イネーブル信号Ｔを入力
するための端子と、テスト結果Ｆを出力するための端子
との、合計４個の端子がテスト回路用に必要となる。そ
のため、テスト回路を内蔵しない標準の半導体記憶装置
に比べてピンの数が多くなってしまう。その結果、標準
品との互換性がないので、実用性が小さいという問題点
があった。
また、上記に述べたテスト用の信号E,SおよびＴを発
生する装置が必要となるので、テストシステムが複雑に
なり、高価なメモリテスト装置が必要となるという問題
点もあった。
この発明は、上記のような問題点を解消するためにな
されたもので、テスト回路用の新たなピンを設けること
なく、簡便なメモリテスト装置で半導体記憶装置のテス
トを並列処理し、テスト時間を短縮し得る半導体記憶装
置を提供することを目的とする。
［課題を解決するための手段］ この発明にかかる半導体記憶装置は、メモリセルのテ
スト機能を備えた半導体記憶装置であって、複数のメモ
リセルを有し、かつこれらメモリセルが複数のサブアレ
イに分割配置されたメモリセルアレイと、各サブアレイ
ごとに設けられた複数のデータ入出力ピンと、データ入
出力ピンから入力されたデータをサブアレイに書込むた
めに、かつ各サブアレイに記憶されたデータを読出しデ
ータの出力ピンに出力するために、各サブアレイの対応
のメモリセルを指定するデコーダ手段と、各サブアレイ
の対応のメモリセルから読出されたデータがすべて一致
するか否かを判定するための比較判定手段と、比較判定
手段の判定結果を記憶するためのレジスタ手段と、半導
体記憶装置の内部の既存の信号であるアドレス変化検出
信号の遅延信号に基づいて、レジスタ手段が比較判定手
段の判定結果を取込むタイミングを制御するための取込
タイミング制御手段と、半導体記憶装置の内部の既存の
信号に基づいて、レジスタ手段を初期リセットするため
のリセット手段と、テスト端子兼用のピンに接続され、
レジスタ手段の保持データに応答して入力インピーダン
スが変化する入力インピーダンス変化手段とを含み、上
記各手段が１つの半導体基板上に搭載されている。
［作用］ この発明においては、メモリセルアレイの各サブアレ
イにおける対応のメモリセルに同一のデータを書込み、
これらメモリセルからデータを読出してすべて一致する
か否かを比較判定手段で判定することにより、メモリセ
ルアレイが正常か否かをテストする。この比較判定手段
の判定結果はレジスタ手段に記憶される。このレジスタ
手段が比較判定手段の判定結果を取込むタイミングを制
御するための取込タイミング制御手段と、レジスタ手段
を初期リセットするためのリセット手段と、レジスタ手
段の保持データに応答して所定のピンの入力インピーダ
ンスを変化させるための入力インピーダンス変化手段と
が同一の半導体基板上に搭載されている。すなわち、テ
スト機能を動作させるための信号発生手段がすべて同一
の半導体基板上に搭載されており、かつテスト結果を出
力するためのピンとして任意のピンを用いることができ
るようにされている。その結果、テスト機能を内蔵しな
い標準の半導体記憶装置と比べてピンの数が増えること
がない。
［実施例］ 第１図はこの発明の一実施例を示すブロック図であ
る。図において、メモリセルアレイ10には、複数個のメ
モリセルがマトリクス状に配置されている。さらに、メ
モリセルアレイ10は、各メモリセルが８つのサブアレイ
に分割配置されている。列アドレスデコーダ11は、外部
から与えられる列アドレス信号Adcに基づいて、各サブ
アレイにおける対応の列を選択する。行アドレスデコー
ダ12は、外部から与えられる行アドレス信号Adrに基づ
いて、各サブアレイの対応の行を選択する。各サブアレ
イは、マルチプレクサ13を介して８つのセンスアンプ14
とそれぞれ接続される。各センスアンプ14の出力は、デ
ータ出力バッファ15を介して８つのデータ入出力ピン16
に与えられる。また、データ入出力ピン16に与えられる
入力データは、データ入力バッファ17を介してマルチプ
レクサ13に与えられる。各センスアンプ14の出力は比較
判定回路18に与えられる。この比較判定回路18は、たと
えば排他的論理和回路によって構成され、８つのセンス
アンプ14の出力の論理がすべて一致しているか否かを判
定する。比較判定回路18の出力は、ゲートトランジスタ
19を介してレジスタ20に与えられる。ゲートトランジス
タ19の開閉は、開閉制御信号発生回路21によって発生さ
れるテスト結果出力イネーブル信号Ｅによって制御され
る。この開閉制御信号発生回路21は、列アドレス信号Ad
cおよび行アドレス信号Adrを入力してその変化を検出す
るアドレス変化検出回路211と、このアドレス変化検出
回路211の出力であるATDパルスを遅延するための遅延回
路212と、この遅延回路212の出力ATDDをその一方入力に
受けるANDゲート213とによって構成されている。なお、
ANDゲート213の他方入力には、読書指定信号WEが与えら
れる。レジスタ20には、パワーオンリセット回路22の出
力がリセット信号として与えられる。このパワーオンリ
セット回路22は、第１図の半導体記憶装置の電源が投入
されたときに、パルスを発生し、レジスタ20を初期リセ
ットする。レジスタ20の出力は、Ｎチャンネル型のトラ
ンジスタ23のゲートに与えられる。このトランジスタ23
のソースは接地されている。また、トランジスタ23のド
レインは、直列接続された複数個のＮチャンネルトラン
ジスタ24を介して出力イネーブルピン15に接続される。
各トランジスタ24は、それぞれダイオード接続されてお
り、それぞれの順方向抵抗降下が、出力イネーブルピン
25の入力インピーダンスを変化させるために利用され
る。以上説明した第１図の構成は、すべて同一の半導体
基板上に搭載されている。そして、この半導体記憶装置
の外周には、データ入出力ピン16と、列アドレス信号Ad
cおよび行アドレス信号Adrを入力するためのピンと、読
書指定信号WEを入力するためのピンと、出力イネーブル
ピン25とが設けられている。これら各ピンは、テスト機
能を有しない標準品の半導体記憶装置においても使用さ
れるピンである。
次に、第２図のタイムチャートを参照して、第１図に
示す実施例の動作を説明する。
（１） 書込モードの動作 列アドレス信号Adcが列アドレスデコーダ11に入力さ
れ、行アドレス信号Adrが行アドレスデコーダ12に入力
されると、メモリセルアレイ10の各サブアレイにおける
対応のメモリセルが選択される。このとき、読書指定信
号WEが“L"レベルになり、選択された各メモリセルにデ
ータ入力バッファ17を介してデータが書込まれる。
（２） 読出モードの動作 次に、読書指定信号WEが“H"レベルになると、各メモ
リセルに保持されていたデータが、センスアンプ14およ
びデータ出力バッファ15を介してデータ入出力ピン16に
出力される。
このとき、各サブアレイの対応のメモリセルから読出
されてきた８つのデータは、センスアンプ14で増幅され
た後、比較判定回路18で比較され、１つでも異なるデー
タがあるときは不良と判定される。
（３） 判定結果記憶モードの動作 比較判定回路18における良否判定結果は、アドレス変
化検出信号ATDの遅延信号ATDDと読書指定信号WEとの論
理積であるテスト結果出力イネーブル信号Ｅのショート
パルスにより、ゲートトランジスタ19がオンしてレジス
タ20に取込まれる。
（４） 判定結果出力モードの動作 このモードにおいては、通常のデータの出力可否を制
御する出力イネーブル信号OEが入力される出力イネーブ
ルピン25に、通常の“H"レベルの信号より高いレベルの
信号が印加される。このとき、トランジスタ23は、レジ
スタ20の保持データに応じて、オンもしくはオフのいず
れかの状態になっている。オン状態のときは、出力イネ
ーブルピン25の入力インピーダンスが低下し、多くのリ
ーク電流が流れる。一方、トランジスタ23がオフ状態に
なっているときは、出力イネーブルピン25の入力インピ
ーダンスが極めて高くなり、リーク電流はほとんど流れ
ない。したがって、外部装置からは、このリーク電流の
有無で良否判定結果を検出することができる。なお、複
数の半導体記憶装置を同時にテストしたい場合は、第１
図に示す半導体記憶装置をテストボード上に複数個搭載
し、第４図に示すようなメモリ試験機TMから各半導体記
憶装置の出力イネーブルピン25に順番に高電圧を印加す
ればよい。
以上のごとく、第１図の実施例では、テスト回路のた
めに用いられるすべての信号が半導体記憶装置の内部で
作成され、かつテスト結果の出力も既存のピンを用いて
出力するようにしているので、テスト機能を有さない標
準型の半導体記憶装置と同一のピン数で構成でき、テス
ト機能を有さない標準型の半導体記憶装置と極めて高い
互換性を有し、実用性が際めて大である。
また、第１図の実施例では、アドレス変化検出信号AT
Dの遅延信号ATDDにより、レジスタ20における判定結果
取込タイミングが決定されるので、タイミングの制約条
件が小さく確実にテスト回路としての動作が可能とな
る。
さらに、第１図の半導体記憶装置は、出力イネーブル
ピン25の電流変化をチェックするだけで、半導体記憶装
置の良否判定が行なえるので、タイミング等の精度の要
求が小さい簡便なメモリテスト装置でも、テストが可能
となる。
なお、上記実施例では、レジスタ20に保持された判定
結果のデータを、出力イネーブルピン25に出力するよう
にしたが、標準品の半導体記憶装置に存在するその他の
ピンにレジスタ20の保持データを出力するようにしても
よい。たとえば、読書指定信号WEが入力されるピンに出
力するようにしてもよい。
また、何本かのデータ入出力ピン16の１つに期待値信
号を入力し、それとメモリセルからの出力を比較判定回
路18で排他的論理和をとり、半導体記憶装置の良否判定
を行なうようにしてもよい。この場合、各サブアレイの
出力すべてが同一論理の不良のときでも、不良が検出で
きるという利点がある。
［発明の効果］ 以上のように、この発明によれば、テスト機能を内蔵
しない標準品の半導体記憶装置と同一のピン数で構成で
きるので、標準品との互換性があり、極めて実用性が高
い。また、半導体記憶装置外部でテスト用の信号を発生
させる必要がないので、簡単なメモリテスト装置で、テ
ストが実施できるという効果もある。
【図面の簡単な説明】
第１図は、この発明の一実施例による半導体記憶装置を
示すブロック図である。 第２図は、第１図に示す実施例の動作を説明するための
タイミングチャートである。 第３図は、従来の半導体記憶装置を示すブロック図であ
る。 第４図は、第３図に示す半導体記憶装置を試験するため
のメモリ試験システムの一例を示すシステム構成図であ
る。 図において、10はメモリセルアレイ、11は列アドレスデ
コーダ、12は行アドレスデコーダ、13はマルチプレク
サ、14はセンスアンプ、15はデータ出力バッファ、16は
データ入出力ピン、17はデータ入力バッファ、18は比較
判定回路、20はレジスタ、21は開閉制御信号発生回路、
211はアドレス変化検出回路、212は遅延回路、22はパワ
ーオンリセット回路、23および24は入力インピーダンス
制御用のトランジスタ、25は出力イネーブルピンを示
す。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】メモリセルのテスト機能を備えた半導体記
    憶装置であって、 複数のメモリセルを有し、かつこれらメモリセルが複数
    のサブアレイに分割配置されたメモリセルアレイと、 前記各サブアレイごとに設けられた複数のデータ入出力
    ピンと、 前記データ入出力ピンから入力されたデータを前記サブ
    アレイに書込むために、かつ前記各サブアレイに記憶さ
    れたデータを読出して前記データの出力ピンに出力する
    ために、前記各サブアレイの対応のメモリセルを指定す
    るデコーダ手段と、 前記各サブアレイの対応のメモリセルから読出されたデ
    ータがすべて一致するか否かを判定するための比較判定
    手段と、 前記比較判定手段の判定結果を記憶するためのレジスタ
    手段と、 前記半導体記憶装置の内部の既存の信号であるアドレス
    変化検出信号の遅延信号に基づいて、前記レジスタ手段
    が前記比較判定手段の判定結果を取込むタイミングを制
    御するための取込タイミング制御手段と、 前記半導体記憶装置の内部の既存の信号に基づいて、前
    記レジスタ手段を初期リセットするためのリセット手段
    と、 テスト端子兼用のピンに接続され、前記レジスタ手段の
    保持データに応答して入力インピーダンスが変化する入
    力インピーダンス変化手段とを含み、 前記各手段が１つの半導体基板上に搭載された半導体記
    憶装置。
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