JPH08153400A - Dram - Google Patents
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- JPH08153400A JPH08153400A JP6294739A JP29473994A JPH08153400A JP H08153400 A JPH08153400 A JP H08153400A JP 6294739 A JP6294739 A JP 6294739A JP 29473994 A JP29473994 A JP 29473994A JP H08153400 A JPH08153400 A JP H08153400A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 特別な端子を追加することなく、外部から内
部に印加する電圧を変更することのできるDRAMを提
供する 【構成】 記憶回路と、アドレス入力回路と、記憶回路
に接続されるデータ入力回路と、データ入力回路に接続
される端子と、記憶回路に接続されるデータ出力回路
と、電源電圧から所定の内部電圧を発生する電圧発生回
路と、当該回路からの内部電圧を供給する供給線と、端
子とデータ入力回路又は端子と信号線の一端とを択一的
に接続するスイッチと、データ入力回路とデータ出力回
路とを接続するスイッチと、電圧発生回路と供給線又は
信号線の他端と電圧供給線とを択一的に接続するスイッ
チと、所定の条件下で、各スイッチに端子と信号線の一
端を接続させ、データ入力回路とデータ出力回路とを接
続させ、信号線の他端と電圧供給線とを接続させるスイ
ッチ切換信号を出力する信号発生回路とを備える。
部に印加する電圧を変更することのできるDRAMを提
供する 【構成】 記憶回路と、アドレス入力回路と、記憶回路
に接続されるデータ入力回路と、データ入力回路に接続
される端子と、記憶回路に接続されるデータ出力回路
と、電源電圧から所定の内部電圧を発生する電圧発生回
路と、当該回路からの内部電圧を供給する供給線と、端
子とデータ入力回路又は端子と信号線の一端とを択一的
に接続するスイッチと、データ入力回路とデータ出力回
路とを接続するスイッチと、電圧発生回路と供給線又は
信号線の他端と電圧供給線とを択一的に接続するスイッ
チと、所定の条件下で、各スイッチに端子と信号線の一
端を接続させ、データ入力回路とデータ出力回路とを接
続させ、信号線の他端と電圧供給線とを接続させるスイ
ッチ切換信号を出力する信号発生回路とを備える。
Description
【0001】
【産業上の利用分野】本発明は、独立したデータ入力回
路及びデータ出力回路を備えるDRAMに関する。
路及びデータ出力回路を備えるDRAMに関する。
【0002】
【従来の技術】DRAMは、データを記憶するメモリセ
ルの他、アドレス信号、データ信号、各種制御信号を処
理する複数の回路部よりなる。これらの複数の回路部の
動作のため、内部電圧発生回路は、外部より印加される
電源電圧から、例えば、セルプレート電位、ビット線プ
リチャージ電圧を発生する。
ルの他、アドレス信号、データ信号、各種制御信号を処
理する複数の回路部よりなる。これらの複数の回路部の
動作のため、内部電圧発生回路は、外部より印加される
電源電圧から、例えば、セルプレート電位、ビット線プ
リチャージ電圧を発生する。
【0003】
【発明が解決しようとする課題】上記内部電圧発生回路
は、電源電圧を基に内部電圧を発生するため、電源電圧
が変動すると、内部電圧も変動する。各回路部は、上記
内部電圧の変動に対しても安定して動作することが望ま
れる。しかし、製品の中には、内部電圧の変動に対して
動作不良を起こしやすいものがある。このような内部電
圧に依存する動作領域の狭い不良品の出荷は防止しなけ
ればならない。しかし、単にDRAMの各種入力端子に
信号を入力し、出力端子での応答を見ているだけでは、
不良品を検出することができないことがある。
は、電源電圧を基に内部電圧を発生するため、電源電圧
が変動すると、内部電圧も変動する。各回路部は、上記
内部電圧の変動に対しても安定して動作することが望ま
れる。しかし、製品の中には、内部電圧の変動に対して
動作不良を起こしやすいものがある。このような内部電
圧に依存する動作領域の狭い不良品の出荷は防止しなけ
ればならない。しかし、単にDRAMの各種入力端子に
信号を入力し、出力端子での応答を見ているだけでは、
不良品を検出することができないことがある。
【0004】本発明の目的は、内部発生電圧に依存する
動作領域の狭い不良品の検出が容易に行えるDRAMを
提供することである。
動作領域の狭い不良品の検出が容易に行えるDRAMを
提供することである。
【0005】
【課題を解決するための手段】本発明のDRAMでは、
メモリセルを含む記憶回路と、アドレス入力回路と、記
憶回路に接続されるデータ入力回路と、データ入力回路
に接続されるデータ信号入力端子と、記憶回路に接続さ
れるデータ出力回路と、電源電圧から所定の内部電圧を
発生する内部電圧発生回路と、内部電圧発生回路に接続
され、内部電圧発生回路が発生する所定の内部電圧を供
給する内部電圧供給線と、データ信号入力端子とデータ
入力回路、またはデータ信号入力端子と信号線の一端と
を択一的に接続する第1スイッチと、データ入力回路と
データ出力回路とを接続する第2スイッチと、内部電圧
発生回路と内部電圧供給線、または信号線の他端と内部
電圧供給線とを択一的に接続する第3スイッチと、な上
記記憶回路を制御する制御信号及び上記アドレス入力回
路に入力されるアドレスデータが所定の条件を満たす場
合、第1スイッチにデータ信号入力端子と信号線の一端
を接続させ、第2スイッチにデータ入力回路とデータ出
力回路とを接続させ、第3スイッチに信号線の他端と内
部電圧供給線とを接続させるスイッチ切換信号を出力す
るスイッチ切換信号発生回路とを備える。
メモリセルを含む記憶回路と、アドレス入力回路と、記
憶回路に接続されるデータ入力回路と、データ入力回路
に接続されるデータ信号入力端子と、記憶回路に接続さ
れるデータ出力回路と、電源電圧から所定の内部電圧を
発生する内部電圧発生回路と、内部電圧発生回路に接続
され、内部電圧発生回路が発生する所定の内部電圧を供
給する内部電圧供給線と、データ信号入力端子とデータ
入力回路、またはデータ信号入力端子と信号線の一端と
を択一的に接続する第1スイッチと、データ入力回路と
データ出力回路とを接続する第2スイッチと、内部電圧
発生回路と内部電圧供給線、または信号線の他端と内部
電圧供給線とを択一的に接続する第3スイッチと、な上
記記憶回路を制御する制御信号及び上記アドレス入力回
路に入力されるアドレスデータが所定の条件を満たす場
合、第1スイッチにデータ信号入力端子と信号線の一端
を接続させ、第2スイッチにデータ入力回路とデータ出
力回路とを接続させ、第3スイッチに信号線の他端と内
部電圧供給線とを接続させるスイッチ切換信号を出力す
るスイッチ切換信号発生回路とを備える。
【0006】
【作用】上記構成のDRAMにおいて、スイッチ切換信
号発生回路は、通常の動作時には、第1〜第3スイッチ
に、データ信号入力端子とデータ入力回路と、内部電圧
発生回路と内部電圧供給線とを接続させ、データ入力回
路とデータ出力回路とを切断させるスイッチ切換信号を
出力する。これにより、入力端子に入力されたデータ信
号は、データ入力回路を介して記憶回路内のメモリセル
に入力される。また、メモリセルより読み出されたデー
タ信号は、データ出力回路に出力される。内部電圧発生
回路で発生された電圧は、内部電圧供給線を介してDR
AM内部に供給される。スイッチ切換信号発生回路は、
上記記憶回路を制御する制御信号及び上記アドレス入力
回路に入力されるアドレスデータが所定の条件を満足す
る場合、第1〜第3スイッチに、データ信号入力端子と
信号線の一端と、信号線の他端と内部信号供給線と、デ
ータ信号入力端子と入力回路とを接続させる。これによ
り、信号入力端子から内部電圧供給線に内部電圧を供給
することが可能になる。記憶回路内のメモリセルにデー
タ信号を書き込む場合には、データ出力回路にデータ信
号を入力し、入力されたデータ信号をデータ入力回路を
介してメモリセルに入力する。記憶回路内のメモリセル
からデータ信号を読み出す場合には、データ入力回路を
介してデータ出力回路からデータ信号を出力する。
号発生回路は、通常の動作時には、第1〜第3スイッチ
に、データ信号入力端子とデータ入力回路と、内部電圧
発生回路と内部電圧供給線とを接続させ、データ入力回
路とデータ出力回路とを切断させるスイッチ切換信号を
出力する。これにより、入力端子に入力されたデータ信
号は、データ入力回路を介して記憶回路内のメモリセル
に入力される。また、メモリセルより読み出されたデー
タ信号は、データ出力回路に出力される。内部電圧発生
回路で発生された電圧は、内部電圧供給線を介してDR
AM内部に供給される。スイッチ切換信号発生回路は、
上記記憶回路を制御する制御信号及び上記アドレス入力
回路に入力されるアドレスデータが所定の条件を満足す
る場合、第1〜第3スイッチに、データ信号入力端子と
信号線の一端と、信号線の他端と内部信号供給線と、デ
ータ信号入力端子と入力回路とを接続させる。これによ
り、信号入力端子から内部電圧供給線に内部電圧を供給
することが可能になる。記憶回路内のメモリセルにデー
タ信号を書き込む場合には、データ出力回路にデータ信
号を入力し、入力されたデータ信号をデータ入力回路を
介してメモリセルに入力する。記憶回路内のメモリセル
からデータ信号を読み出す場合には、データ入力回路を
介してデータ出力回路からデータ信号を出力する。
【0007】
【実施例】以下、本発明に係るDRAMの実施例につい
て、添付の図面を用いて以下の順に説明する。 (1)DRAM全体の構成 (2)スイッチ機構
て、添付の図面を用いて以下の順に説明する。 (1)DRAM全体の構成 (2)スイッチ機構
【0008】(1)DRAM全体の構成 図1は、本実施例のDRAMの全体構成図である。ま
た、図2は、図1のDRAM内において、本発明に係る
入力回路及び出力回路の構成ブロックのみを抽出した図
である。このDRAMは、アドレスを入力するアドレス
端子(A0〜An)18、データを入力するデータ入力端
子DIN(複数)1、及びデータを出力するデータ出力
端子DOUT(複数)2を備える。データ入力端子1か
ら入力されたデータは、アドレス端子18で指定される
アドレスで、メモリセル15に書き出される。また、ア
ドレス端子18で指定されるアドレスのデータがメモリ
セル15から読み出され、データ出力端子2から外部へ
供給される。
た、図2は、図1のDRAM内において、本発明に係る
入力回路及び出力回路の構成ブロックのみを抽出した図
である。このDRAMは、アドレスを入力するアドレス
端子(A0〜An)18、データを入力するデータ入力端
子DIN(複数)1、及びデータを出力するデータ出力
端子DOUT(複数)2を備える。データ入力端子1か
ら入力されたデータは、アドレス端子18で指定される
アドレスで、メモリセル15に書き出される。また、ア
ドレス端子18で指定されるアドレスのデータがメモリ
セル15から読み出され、データ出力端子2から外部へ
供給される。
【0009】DRAMは、内部信号発生部10と、スイ
ッチ21、22及び23を備える以外は、従来のDRA
Mと同じ構成である。内部発生回路8は、印加される電
源電圧Vccにのみ依存して所定の内部電圧Vaを発生
する。また、当該DRAMには、iCAS,iRAS,
iWの3つの基本制御信号が入力される。ここで、各信
号の前に付されるiは、負論理信号であることを意味す
る。以下、全ての信号に対して同じである。iCAS
は、列アドレスのラッチ、データの読み出し書込に関与
する。iRASは、行アドレスのラッチ、メモリセルデ
ータの増幅、リフレッシュ動作及びチップ全体のアクテ
ィブ/プリチャージ動作に関与する。iWは、データの
読み出し/書き込み動作に関与する。なお、データバス
を入出力とも4ビットとして構成する場合には、更に基
本制御信号としてiOEが入力される。iOEは、デー
タの読み出し動作に関与する。アドレスデータA0〜An
は、アドレス入力端子18を介して行アドレス及び列ア
ドレスとして行デコーダ16及び列デコーダ13に入力
される。iCAS,iRASは、クロックジェネレータ
11に入力される。クロックジェネレータ11は、所定
のクロック信号を発生し、発生したクロック信号を行列
アドレスバッファ17、行デコーダ16、列デコーダ1
3、プリアンプ4に入力する。なお、基本クロック信
号、及びアドレスデータにより特定されるアドレスでの
データ信号の書き込み、読み出し、及びCBR(CAS
before RAS)モードによるリフレッシュの実行など
は、従来のDRAMと同じため、説明は省く。
ッチ21、22及び23を備える以外は、従来のDRA
Mと同じ構成である。内部発生回路8は、印加される電
源電圧Vccにのみ依存して所定の内部電圧Vaを発生
する。また、当該DRAMには、iCAS,iRAS,
iWの3つの基本制御信号が入力される。ここで、各信
号の前に付されるiは、負論理信号であることを意味す
る。以下、全ての信号に対して同じである。iCAS
は、列アドレスのラッチ、データの読み出し書込に関与
する。iRASは、行アドレスのラッチ、メモリセルデ
ータの増幅、リフレッシュ動作及びチップ全体のアクテ
ィブ/プリチャージ動作に関与する。iWは、データの
読み出し/書き込み動作に関与する。なお、データバス
を入出力とも4ビットとして構成する場合には、更に基
本制御信号としてiOEが入力される。iOEは、デー
タの読み出し動作に関与する。アドレスデータA0〜An
は、アドレス入力端子18を介して行アドレス及び列ア
ドレスとして行デコーダ16及び列デコーダ13に入力
される。iCAS,iRASは、クロックジェネレータ
11に入力される。クロックジェネレータ11は、所定
のクロック信号を発生し、発生したクロック信号を行列
アドレスバッファ17、行デコーダ16、列デコーダ1
3、プリアンプ4に入力する。なお、基本クロック信
号、及びアドレスデータにより特定されるアドレスでの
データ信号の書き込み、読み出し、及びCBR(CAS
before RAS)モードによるリフレッシュの実行など
は、従来のDRAMと同じため、説明は省く。
【0010】内部信号発生部10は、入力されるiCA
S,iRAS,iWの3つの信号及びアドレス入力端子
18から入力されるアドレスデータに基づいて、所定の
スイッチ切換信号Vb,Vc,Veをスイッチ21、2
2及び23に出力する。通常の動作状態では、スイッチ
21は、オフにされ、スイッチ22は、データ入力端子
1とデータ入力バッファ6とを接続し、スイッチ23
は、内部電圧発生回路8と内部電圧供給線9とを接続す
るように設定される。スイッチ21、22、23の内部
信号発生部10による切換については後に説明する。な
お、スイッチ21、22は、各内部電位毎に、複数ビッ
トのデータ入出力のうちの任意の1ビットについてのみ
接続される。
S,iRAS,iWの3つの信号及びアドレス入力端子
18から入力されるアドレスデータに基づいて、所定の
スイッチ切換信号Vb,Vc,Veをスイッチ21、2
2及び23に出力する。通常の動作状態では、スイッチ
21は、オフにされ、スイッチ22は、データ入力端子
1とデータ入力バッファ6とを接続し、スイッチ23
は、内部電圧発生回路8と内部電圧供給線9とを接続す
るように設定される。スイッチ21、22、23の内部
信号発生部10による切換については後に説明する。な
お、スイッチ21、22は、各内部電位毎に、複数ビッ
トのデータ入出力のうちの任意の1ビットについてのみ
接続される。
【0011】内部信号発生部10は、入力されるiCA
S,iRAS,iWの3つの信号及びアドレス入力端子
群18から入力されるアドレスデータに基づいて、スイ
ッチ切換信号Vb,Vc,Veをスイッチ21、22及
び23に出力する。通常、スイッチ21は、オフにさ
れ、スイッチ22は、データ入力端子1とデータ入力バ
ッファ5を接続し、スイッチ23は、内部電圧供給線9
と内部電圧発生回路8とを接続する。データ入力端子1
から入力されるデータ信号は、データ入力バッファ5及
びライトドライバ6を介してI/O線7に入力され、メ
モリセル15へ入力される。メモリセル15から読み出
されるデータ信号は、I/O線7、プリアンプ4及びデ
ータ出力バッファ3を介して、データ出力端子2に出力
される。内部電圧発生回路8は、電源電圧にのみ依存し
てDRAM内部で用いる基準電圧、セルプレート電位、
ビット線プリチャージ電圧等の定電圧Vaを発生し、内
部電圧供給線9を介してDRAM内部の各回路部に入力
する。
S,iRAS,iWの3つの信号及びアドレス入力端子
群18から入力されるアドレスデータに基づいて、スイ
ッチ切換信号Vb,Vc,Veをスイッチ21、22及
び23に出力する。通常、スイッチ21は、オフにさ
れ、スイッチ22は、データ入力端子1とデータ入力バ
ッファ5を接続し、スイッチ23は、内部電圧供給線9
と内部電圧発生回路8とを接続する。データ入力端子1
から入力されるデータ信号は、データ入力バッファ5及
びライトドライバ6を介してI/O線7に入力され、メ
モリセル15へ入力される。メモリセル15から読み出
されるデータ信号は、I/O線7、プリアンプ4及びデ
ータ出力バッファ3を介して、データ出力端子2に出力
される。内部電圧発生回路8は、電源電圧にのみ依存し
てDRAM内部で用いる基準電圧、セルプレート電位、
ビット線プリチャージ電圧等の定電圧Vaを発生し、内
部電圧供給線9を介してDRAM内部の各回路部に入力
する。
【0012】(2)スイッチ機構 次に製品検査のためのスイッチ機構について説明する。
次の図3は、製品検査を行う際のスイッチ21、22、
23の状態を示す図である。本実施例では、製品検査時
に、内部電圧発生回路の発生する内部電圧の代わりにに
外部から電圧を供給し、この外部電圧を変化して電圧依
存性を調べる。通常、内部信号発生部10は、”L”の
信号Vbと、”H”の信号Vc及び信号Veを各スイッ
チ21、22、23に出力する。データ入力端子1か
ら、所定の範囲で変化する電圧を内部電圧として印加
し、DRAMの動作チェックを行う場合、図示しないC
PUは、次の図4のタイムチャートに示すように、デー
タ入力端子1から入力されるiRASが”H”から”
L”に立ち下がる直前に、iW及びiCASを”H”か
ら”L”に立ち下げる。以下、この信号切換をWCBR
モードという。内部信号発生部10は、CPUにより上
記WCBRモードが設定され、かつ所定のアドレスデー
タが入力された場合、信号Vbを”L”から”H”に切
り換え、信号Vcおよび信号Veを”H”から”L”に
切り換えて、各スイッチ21、22、23に出力す
る。”H”の信号Vbと、”L”の信号Vc及び信号V
eが入力されるスイッチ21は、オンに切り換わり、デ
ータ入力バッファ5とデータ出力バッファ3とを接続す
る。また、スイッチ22は、信号入力部1と、信号線2
4とを接続し、スイッチ23は、信号線24と内部電圧
供給線9とを接続する。以上のスイッチ切換により、デ
ータ入力端子1から内部電圧を印加することが可能にな
る。この場合、データ信号は、データ出力端子2から入
力される。データ出力端子2から入力されるデータ信号
は、データ出力バッファ3を介してデータ入力バッファ
5、ライトドライブ6、I/O線7に出力される。な
お、メモリセル15から読み出されるデータ信号は、各
スイッチが切り換えられる前と同様に、I/O線7、プ
リアンプ4、そしてデータ出力バッファ3を介してデー
タ出力端子2から出力される。
次の図3は、製品検査を行う際のスイッチ21、22、
23の状態を示す図である。本実施例では、製品検査時
に、内部電圧発生回路の発生する内部電圧の代わりにに
外部から電圧を供給し、この外部電圧を変化して電圧依
存性を調べる。通常、内部信号発生部10は、”L”の
信号Vbと、”H”の信号Vc及び信号Veを各スイッ
チ21、22、23に出力する。データ入力端子1か
ら、所定の範囲で変化する電圧を内部電圧として印加
し、DRAMの動作チェックを行う場合、図示しないC
PUは、次の図4のタイムチャートに示すように、デー
タ入力端子1から入力されるiRASが”H”から”
L”に立ち下がる直前に、iW及びiCASを”H”か
ら”L”に立ち下げる。以下、この信号切換をWCBR
モードという。内部信号発生部10は、CPUにより上
記WCBRモードが設定され、かつ所定のアドレスデー
タが入力された場合、信号Vbを”L”から”H”に切
り換え、信号Vcおよび信号Veを”H”から”L”に
切り換えて、各スイッチ21、22、23に出力す
る。”H”の信号Vbと、”L”の信号Vc及び信号V
eが入力されるスイッチ21は、オンに切り換わり、デ
ータ入力バッファ5とデータ出力バッファ3とを接続す
る。また、スイッチ22は、信号入力部1と、信号線2
4とを接続し、スイッチ23は、信号線24と内部電圧
供給線9とを接続する。以上のスイッチ切換により、デ
ータ入力端子1から内部電圧を印加することが可能にな
る。この場合、データ信号は、データ出力端子2から入
力される。データ出力端子2から入力されるデータ信号
は、データ出力バッファ3を介してデータ入力バッファ
5、ライトドライブ6、I/O線7に出力される。な
お、メモリセル15から読み出されるデータ信号は、各
スイッチが切り換えられる前と同様に、I/O線7、プ
リアンプ4、そしてデータ出力バッファ3を介してデー
タ出力端子2から出力される。
【0013】以上の構成のDRAMを採用することで、
製品検査専用の外部端子を設けることなく、データ入力
端子1から内部電圧を印加することができる。ここで、
印加する内部電圧の値を所定の範囲で変化させ、それぞ
れの値の電圧を印加した場合の、データ信号の書き込み
及び読み出しが全アドレスで正常に実行できるか否かを
調べることで、規定範囲内における内部電圧の変動で動
作不良を起こすDRAMを検出することができる。
製品検査専用の外部端子を設けることなく、データ入力
端子1から内部電圧を印加することができる。ここで、
印加する内部電圧の値を所定の範囲で変化させ、それぞ
れの値の電圧を印加した場合の、データ信号の書き込み
及び読み出しが全アドレスで正常に実行できるか否かを
調べることで、規定範囲内における内部電圧の変動で動
作不良を起こすDRAMを検出することができる。
【0014】図5及び図6は、共にスイッチ21の一例
の回路図である。図5は、データ出力バッファ3から端
子44に入力される信号Vdが正の場合のスイッチであ
り、図6は、信号Vdが負の場合のスイッチである。図
5に示すスイッチ21の端子41、42、43には、そ
れぞれ、内部信号発生部10からの信号Vb、Vc、V
eが入力される。NチャンネルFET46のドレインに
は端子44が接続され、ゲートには端子41が接続され
る。NチャンネルFET46のソースは、Pチャンネル
FET47のドレイン及びNチャンネルFET48のド
レインに接続される。PチャンネルFET47のゲート
には端子42が接続され、ソースには端子45が接続さ
れる。NチャンネルFET48のゲートには端子43が
接続され、ソースは接地される。端子44には、データ
出力バッファ3から入力される信号Vdが入力される。
端子45から出力される信号Vfは、データ入力バッフ
ァ5に入力される。通常の動作時、内部信号発生部10
からは、”L”の信号Vbと、”H”の信号Vc及び信
号Veが出力され、スイッチ21は、オフの状態とな
る。
の回路図である。図5は、データ出力バッファ3から端
子44に入力される信号Vdが正の場合のスイッチであ
り、図6は、信号Vdが負の場合のスイッチである。図
5に示すスイッチ21の端子41、42、43には、そ
れぞれ、内部信号発生部10からの信号Vb、Vc、V
eが入力される。NチャンネルFET46のドレインに
は端子44が接続され、ゲートには端子41が接続され
る。NチャンネルFET46のソースは、Pチャンネル
FET47のドレイン及びNチャンネルFET48のド
レインに接続される。PチャンネルFET47のゲート
には端子42が接続され、ソースには端子45が接続さ
れる。NチャンネルFET48のゲートには端子43が
接続され、ソースは接地される。端子44には、データ
出力バッファ3から入力される信号Vdが入力される。
端子45から出力される信号Vfは、データ入力バッフ
ァ5に入力される。通常の動作時、内部信号発生部10
からは、”L”の信号Vbと、”H”の信号Vc及び信
号Veが出力され、スイッチ21は、オフの状態とな
る。
【0015】一方、信号入力部1から、所定の範囲で変
化する電圧を内部電圧として印加し、DRAMの動作を
調べる場合、図示しないCPUは、内部信号発生部10
に対して、上記WCBRモードを設定すると共に、所定
のアドレスデータを出力する。内部信号発生部10は、
上記WCBRモードの設定および所定のアドレスデータ
の入力に応答して、信号Vbを”L”から”H”に切り
換え、信号Vc及び信号Veを”H”から”L”に切り
換える。これにより、スイッチ21は、オンの状態とな
り、データ出力バッファ3から端子44に入力される信
号Vdを、端子45から信号Vfとしてデータ入力バッ
ファ5に出力する。
化する電圧を内部電圧として印加し、DRAMの動作を
調べる場合、図示しないCPUは、内部信号発生部10
に対して、上記WCBRモードを設定すると共に、所定
のアドレスデータを出力する。内部信号発生部10は、
上記WCBRモードの設定および所定のアドレスデータ
の入力に応答して、信号Vbを”L”から”H”に切り
換え、信号Vc及び信号Veを”H”から”L”に切り
換える。これにより、スイッチ21は、オンの状態とな
り、データ出力バッファ3から端子44に入力される信
号Vdを、端子45から信号Vfとしてデータ入力バッ
ファ5に出力する。
【0016】図6に示すスイッチ21の端子51、5
2、53には、それぞれ、内部信号発生部10からの信
号Vb、Vc、Veが入力される。NチャンネルFET
56のドレインには端子54が接続され、ゲートには端
子51が接続される。NチャンネルFET56のソース
は、PチャンネルFET57のドレイン及びNチャンネ
ルFET58のドレインに接続される。PチャンネルF
ET57のゲートには端子52が接続され、ソースには
端子55が接続される。NチャンネルFET58のゲー
トには端子53が接続され、ソースは接地される。Nチ
ャンネルFET59のドレインには0が入力され、ゲー
トには端子51が接続され、ソースにはNチャンネルF
ET57のゲートが接続される。図6に示すスイッチ2
1の備える端子51、52、53、54、55は、それ
ぞれ、図5に示したスイッチ回路の備える端子41、4
2、43、44、45に対応する。各端子に入力される
信号Vb,信号Vc,信号Veの値とスイッチ自体の動
作は図5のスイッチと同じである。
2、53には、それぞれ、内部信号発生部10からの信
号Vb、Vc、Veが入力される。NチャンネルFET
56のドレインには端子54が接続され、ゲートには端
子51が接続される。NチャンネルFET56のソース
は、PチャンネルFET57のドレイン及びNチャンネ
ルFET58のドレインに接続される。PチャンネルF
ET57のゲートには端子52が接続され、ソースには
端子55が接続される。NチャンネルFET58のゲー
トには端子53が接続され、ソースは接地される。Nチ
ャンネルFET59のドレインには0が入力され、ゲー
トには端子51が接続され、ソースにはNチャンネルF
ET57のゲートが接続される。図6に示すスイッチ2
1の備える端子51、52、53、54、55は、それ
ぞれ、図5に示したスイッチ回路の備える端子41、4
2、43、44、45に対応する。各端子に入力される
信号Vb,信号Vc,信号Veの値とスイッチ自体の動
作は図5のスイッチと同じである。
【0017】次の図7及び図8は、それぞれスイッチ2
2及び23の回路図である。図7は、入力される信号V
dが正の場合の回路図であり、図8は、信号Vdが負の
場合の回路図である。図7に示すスイッチでは、Nチャ
ンネルFET67のドレインに端子に64が接続され、
ゲートに端子61が接続され、ソースにPチャンネルF
ET68のドレイン及びNチャンネルFET69のドレ
インが接続される。PチャンネルFET68のゲートに
は端子62が接続され、ソースには端子65が接続され
る。NチャンネルFET69のゲートは端子63に接続
され、ソースは接地される。また、NチャンネルFET
81のドレインは端子64に接続され、ゲートは端子6
1にインバータ85を介して接続され、ソースはPチャ
ンネルFET82のドレイン及びNチャンネルFET8
0のドレインに接続される。PチャンネルFET82の
ゲートは端子62にインバータ84を介して接続され、
ソースは端子66に接続される。NチャンネルFET8
0のゲートには端子63がインバータ23を介して接続
され、ソースは接地される。図7の回路からなるスイッ
チ22では、端子64にデータ入力端子1から入力され
る信号Vdが入力される。端子65は、信号線24に接
続される。また、端子66は、データ入力バッファ5に
接続される。また、図7の回路からなるスイッチ23で
は、端子64が内部電圧をDRAM内部に供給する線9
に接続される。端子65は、信号線24に接続される。
端子66は、内部電圧発生回路8に接続される。通常の
動作時、内部信号発生部10からは、”L”の信号Vb
と、”H”の信号Vc及び信号Veが出力され、スイッ
チ22及び23は、端子64と端子66とを接続する。
2及び23の回路図である。図7は、入力される信号V
dが正の場合の回路図であり、図8は、信号Vdが負の
場合の回路図である。図7に示すスイッチでは、Nチャ
ンネルFET67のドレインに端子に64が接続され、
ゲートに端子61が接続され、ソースにPチャンネルF
ET68のドレイン及びNチャンネルFET69のドレ
インが接続される。PチャンネルFET68のゲートに
は端子62が接続され、ソースには端子65が接続され
る。NチャンネルFET69のゲートは端子63に接続
され、ソースは接地される。また、NチャンネルFET
81のドレインは端子64に接続され、ゲートは端子6
1にインバータ85を介して接続され、ソースはPチャ
ンネルFET82のドレイン及びNチャンネルFET8
0のドレインに接続される。PチャンネルFET82の
ゲートは端子62にインバータ84を介して接続され、
ソースは端子66に接続される。NチャンネルFET8
0のゲートには端子63がインバータ23を介して接続
され、ソースは接地される。図7の回路からなるスイッ
チ22では、端子64にデータ入力端子1から入力され
る信号Vdが入力される。端子65は、信号線24に接
続される。また、端子66は、データ入力バッファ5に
接続される。また、図7の回路からなるスイッチ23で
は、端子64が内部電圧をDRAM内部に供給する線9
に接続される。端子65は、信号線24に接続される。
端子66は、内部電圧発生回路8に接続される。通常の
動作時、内部信号発生部10からは、”L”の信号Vb
と、”H”の信号Vc及び信号Veが出力され、スイッ
チ22及び23は、端子64と端子66とを接続する。
【0018】一方、信号入力部1から、所定の範囲で変
化する電圧を内部電圧として印加し、DRAMの動作を
調べる場合、図示しないCPUは、内部信号発生部10
に対して、上記WCBRモードを設定すると共に、所定
のアドレスデータを出力する。内部信号発生部10は、
上記WCBRモード設定に応答して、信号Vbを”L”
から”H”に切り換え、信号Vc及び信号Veを”H”
から”L”に切り換える。これにより、スイッチ22及
び23は、端子64と端子65とを接続する。
化する電圧を内部電圧として印加し、DRAMの動作を
調べる場合、図示しないCPUは、内部信号発生部10
に対して、上記WCBRモードを設定すると共に、所定
のアドレスデータを出力する。内部信号発生部10は、
上記WCBRモード設定に応答して、信号Vbを”L”
から”H”に切り換え、信号Vc及び信号Veを”H”
から”L”に切り換える。これにより、スイッチ22及
び23は、端子64と端子65とを接続する。
【0019】図8に示す回路の備える端子71、端子7
2、端子73には、それぞれ、内部信号発生部10から
の信号Vb、信号Vc、信号Veが入力される。図8に
示すスイッチでは、NチャンネルFET77のドレイン
に端子74が接続され、ゲートに端子71が接続され、
ソースにPチャンネルFET78とNチャンネルFET
79のドレインが接続される。PチャンネルFET78
のゲートには端子72とPチャンネルFET79のソー
スが接続され、ソースには端子75が接続される。Pチ
ャンネルFET79のドレインには0が入力され、ゲー
トには端子71が接続され、ソースにはPチャンネルF
ET78のゲートに接続される。NチャンネルFET9
0のゲートは端子73に接続され、ソースは接地され
る。また、NチャンネルFET92のドレインには端子
74が接続され、ゲートには端子71がインバータ96
を介して接続され、ソースにはPチャンネルFET93
のドレインとNチャンネルFET91のドレインが接続
される。PチャンネルFET93のゲートには端子72
がインバータ95を介して接続され、ソースには端子7
6が接続される。NチャンネルFET91のゲートには
端子63がインバータ97を介して接続され、ソースは
接地される。PチャンネルFET94のドレインにはゼ
ロが入力され、ゲートには端子71がインバータ96を
介して接続され、ソースにはPチャンネルFET93の
ゲートが接続される。図8の回路からなるスイッチ22
では、端子74にデータ入力端子1から入力される信号
Vdが入力される。端子75は、信号線24に接続され
る。また、端子76は、データ入力バッファ5に接続さ
れる。また、図8の回路からなるスイッチ23では、端
子74が内部電圧をDRAM内部に供給する線9に接続
される。端子75は、信号線24に接続される。端子7
6は、内部電圧発生回路8に接続される。図8に示す回
路の備える端子71、72、73、74、75、76
は、それぞれ、図7に示したスイッチ回路の備える端子
61、62、63、64、65、66に対応する。各端
子に入力される信号Vb,信号Vc,信号Veの値とス
イッチ自体の動作は図7のスイッチと同じである。
2、端子73には、それぞれ、内部信号発生部10から
の信号Vb、信号Vc、信号Veが入力される。図8に
示すスイッチでは、NチャンネルFET77のドレイン
に端子74が接続され、ゲートに端子71が接続され、
ソースにPチャンネルFET78とNチャンネルFET
79のドレインが接続される。PチャンネルFET78
のゲートには端子72とPチャンネルFET79のソー
スが接続され、ソースには端子75が接続される。Pチ
ャンネルFET79のドレインには0が入力され、ゲー
トには端子71が接続され、ソースにはPチャンネルF
ET78のゲートに接続される。NチャンネルFET9
0のゲートは端子73に接続され、ソースは接地され
る。また、NチャンネルFET92のドレインには端子
74が接続され、ゲートには端子71がインバータ96
を介して接続され、ソースにはPチャンネルFET93
のドレインとNチャンネルFET91のドレインが接続
される。PチャンネルFET93のゲートには端子72
がインバータ95を介して接続され、ソースには端子7
6が接続される。NチャンネルFET91のゲートには
端子63がインバータ97を介して接続され、ソースは
接地される。PチャンネルFET94のドレインにはゼ
ロが入力され、ゲートには端子71がインバータ96を
介して接続され、ソースにはPチャンネルFET93の
ゲートが接続される。図8の回路からなるスイッチ22
では、端子74にデータ入力端子1から入力される信号
Vdが入力される。端子75は、信号線24に接続され
る。また、端子76は、データ入力バッファ5に接続さ
れる。また、図8の回路からなるスイッチ23では、端
子74が内部電圧をDRAM内部に供給する線9に接続
される。端子75は、信号線24に接続される。端子7
6は、内部電圧発生回路8に接続される。図8に示す回
路の備える端子71、72、73、74、75、76
は、それぞれ、図7に示したスイッチ回路の備える端子
61、62、63、64、65、66に対応する。各端
子に入力される信号Vb,信号Vc,信号Veの値とス
イッチ自体の動作は図7のスイッチと同じである。
【0020】以上に説明したDRAMにおいて、内部電
圧を、外部から信号入力部1から印加することができ
る。信号入力部1から入力する電圧を所定の範囲で変化
させることで、当該電圧が変化した場合のメモリセル1
5の動作を調べ、動作範囲の狭い不良品の検出を行うこ
とが可能になる。また、WCBRモード設定時のスイッ
チ23の切り換え方を変更して、信号線24と内部信号
発生回路8とを接続するようにすれば、内部電圧発生回
路8で発生される電圧をモニタすることができる。これ
により、内部電圧発生回路8の不良を検出することがで
きる。なお、上記スイッチ22を、データ出力端子2
と、データ出力バッファ3との間に設け、データ出力端
子2と端子64、端子66とデータ出力バッファ3、端
子65と信号線24とを接続してもよい。この場合、上
記WCBRモード設定時は、データ出力端子2から内部
電圧供給線9に内部電圧を印加することができる。
圧を、外部から信号入力部1から印加することができ
る。信号入力部1から入力する電圧を所定の範囲で変化
させることで、当該電圧が変化した場合のメモリセル1
5の動作を調べ、動作範囲の狭い不良品の検出を行うこ
とが可能になる。また、WCBRモード設定時のスイッ
チ23の切り換え方を変更して、信号線24と内部信号
発生回路8とを接続するようにすれば、内部電圧発生回
路8で発生される電圧をモニタすることができる。これ
により、内部電圧発生回路8の不良を検出することがで
きる。なお、上記スイッチ22を、データ出力端子2
と、データ出力バッファ3との間に設け、データ出力端
子2と端子64、端子66とデータ出力バッファ3、端
子65と信号線24とを接続してもよい。この場合、上
記WCBRモード設定時は、データ出力端子2から内部
電圧供給線9に内部電圧を印加することができる。
【0021】
【発明の効果】本発明のDRAMでは、記憶回路を制御
する制御信号及びアドレス入力回路に入力されるアドレ
スデータが所定の条件を満たす場合、スイッチ切り換え
信号発生回路が第1〜第3スイッチへ所定のスイッチ切
換信号を出力し、データ信号入力端子とデータ入力回路
との接続を切り、内部電圧発生回路と内部電圧供給線と
の接続を切り、データ信号入力端子と内部電圧供給線と
を信号線を介して接続し、データ入力回路とデータ出力
回路とを接続する。これにより、内部電圧供給線に接続
される特別な外部端子を設けずとも、データ信号入力端
子から内部電圧を供給することが可能になる。この場合
のデータ信号は、データ出力回路に入力され、接続され
るデータ入力回路を介して記憶回路内のメモリセルに入
力される。メモリセルから読み出されるデータは、出力
回路から出力される。これにより、所定の範囲内での内
部電圧の変化に対して動作不良を起こすDRAM(不良
品)の検出が可能になる。
する制御信号及びアドレス入力回路に入力されるアドレ
スデータが所定の条件を満たす場合、スイッチ切り換え
信号発生回路が第1〜第3スイッチへ所定のスイッチ切
換信号を出力し、データ信号入力端子とデータ入力回路
との接続を切り、内部電圧発生回路と内部電圧供給線と
の接続を切り、データ信号入力端子と内部電圧供給線と
を信号線を介して接続し、データ入力回路とデータ出力
回路とを接続する。これにより、内部電圧供給線に接続
される特別な外部端子を設けずとも、データ信号入力端
子から内部電圧を供給することが可能になる。この場合
のデータ信号は、データ出力回路に入力され、接続され
るデータ入力回路を介して記憶回路内のメモリセルに入
力される。メモリセルから読み出されるデータは、出力
回路から出力される。これにより、所定の範囲内での内
部電圧の変化に対して動作不良を起こすDRAM(不良
品)の検出が可能になる。
【図1】 本実施例のDRAMの全体構成ブロック図で
ある。
ある。
【図2】 図1に示すDRAMの内、本発明にかかる部
分を抽出したブロック図である。
分を抽出したブロック図である。
【図3】 製品検査時における各スイッチの状態を示す
図である。
図である。
【図4】 WCBRモードのタイミング図である。
【図5】 スイッチ21の一例の回路図である。
【図6】 スイッチ21の一例の回路図である。
【図7】 スイッチ22及び23の一例の回路図であ
る。
る。
【図8】 スイッチ22及び23の一例の回路図であ
る。
る。
1 信号入力端子、2 信号出力端子、3 データ出力
バッファ、5 データ入力バッファ、10 内部信号発
生部、21、22、23 スイッチ、
バッファ、5 データ入力バッファ、10 内部信号発
生部、21、22、23 スイッチ、
Claims (1)
- 【請求項1】 メモリセルを含む記憶回路と、 アドレス入力回路と、 記憶回路に接続されるデータ入力回路と、 データ入力回路に接続されるデータ信号入力端子と、 記憶回路に接続されるデータ出力回路と、 電源電圧から所定の内部電圧を発生する内部電圧発生回
路と、 内部電圧発生回路に接続され、内部電圧発生回路が発生
する所定の内部電圧を供給する内部電圧供給線と、 データ信号入力端子とデータ入力回路、またはデータ信
号入力端子と信号線の一端とを択一的に接続する第1ス
イッチと、 データ入力回路とデータ出力回路とを接続する第2スイ
ッチと、 内部電圧発生回路と内部電圧供給線、または信号線の他
端と内部電圧供給線とを択一的に接続する第3スイッチ
と、 上記記憶回路を制御する制御信号及び上記アドレス入力
回路に入力されるアドレスデータが所定の条件を満たす
場合、第1スイッチにデータ信号入力端子と信号線の一
端を接続させ、第2スイッチにデータ入力回路とデータ
出力回路とを接続させ、第3スイッチに信号線の他端と
内部電圧供給線とを接続させるスイッチ切換信号を出力
するスイッチ切換信号発生回路とを備えることを特徴と
するDRAM。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6294739A JPH08153400A (ja) | 1994-11-29 | 1994-11-29 | Dram |
US08/422,411 US5557571A (en) | 1994-11-29 | 1995-04-14 | Dynamic random access memory with internal testing switches |
DE19524861A DE19524861C2 (de) | 1994-11-29 | 1995-07-07 | Dynamischer Speicher mit wahlfreiem Zugriff |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6294739A JPH08153400A (ja) | 1994-11-29 | 1994-11-29 | Dram |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08153400A true JPH08153400A (ja) | 1996-06-11 |
Family
ID=17811686
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6294739A Pending JPH08153400A (ja) | 1994-11-29 | 1994-11-29 | Dram |
Country Status (3)
Country | Link |
---|---|
US (1) | US5557571A (ja) |
JP (1) | JPH08153400A (ja) |
DE (1) | DE19524861C2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001076484A (ja) * | 1999-09-02 | 2001-03-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100281280B1 (ko) * | 1997-06-30 | 2001-03-02 | 김영환 | 반도체 메모리 소자의 셀 플레이트 전압 발생장치 |
GB9805054D0 (en) * | 1998-03-11 | 1998-05-06 | Process Intelligence Limited | Memory test system with buffer memory |
JP2002074996A (ja) * | 2000-08-25 | 2002-03-15 | Mitsubishi Electric Corp | 半導体集積回路 |
KR100353544B1 (en) | 2000-12-27 | 2002-09-27 | Hynix Semiconductor Inc | Circuit for generating internal supply voltage of semiconductor memory device |
KR100399437B1 (ko) | 2001-06-29 | 2003-09-29 | 주식회사 하이닉스반도체 | 내부 전원전압 발생장치 |
US6888765B1 (en) * | 2002-02-04 | 2005-05-03 | National Semiconductor Corporation | Integrated circuit and method for testing same using single pin to control test mode and normal mode operation |
KR100636676B1 (ko) * | 2005-02-03 | 2006-10-23 | 주식회사 하이닉스반도체 | 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62250593A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | ダイナミツク型ram |
JPS63257999A (ja) * | 1987-04-15 | 1988-10-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5051995A (en) * | 1988-03-14 | 1991-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a test mode setting circuit |
US5208778A (en) * | 1988-11-16 | 1993-05-04 | Mitsubishi Denki Kabushiki Kaisha | Dynamic-type semiconductor memory device operable in test mode and method of testing functions thereof |
JPH02146199A (ja) * | 1988-11-28 | 1990-06-05 | Mitsubishi Electric Corp | 半導体記憶装置のテスト回路 |
JPH0346188A (ja) * | 1989-07-13 | 1991-02-27 | Mitsubishi Electric Corp | 半導体記憶回路 |
JP2568455B2 (ja) * | 1990-08-16 | 1997-01-08 | 三菱電機株式会社 | 半導体記憶装置 |
JPH04119600A (ja) * | 1990-09-10 | 1992-04-21 | Mitsubishi Electric Corp | テストモード機能内蔵ダイナミックランダムアクセスメモリ装置 |
JP2856598B2 (ja) * | 1992-06-04 | 1999-02-10 | 三菱電機株式会社 | ダイナミックランダムアクセスメモリ装置 |
JPH0636593A (ja) * | 1992-07-14 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1994
- 1994-11-29 JP JP6294739A patent/JPH08153400A/ja active Pending
-
1995
- 1995-04-14 US US08/422,411 patent/US5557571A/en not_active Expired - Fee Related
- 1995-07-07 DE DE19524861A patent/DE19524861C2/de not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001076484A (ja) * | 1999-09-02 | 2001-03-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
DE19524861A1 (de) | 1996-05-30 |
DE19524861C2 (de) | 1998-06-18 |
US5557571A (en) | 1996-09-17 |
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