JPH08153400A - Ｄｒａｍ - Google Patents
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- JPH08153400A JPH08153400A JP6294739A JP29473994A JPH08153400A JP H08153400 A JPH08153400 A JP H08153400A JP 6294739 A JP6294739 A JP 6294739A JP 29473994 A JP29473994 A JP 29473994A JP H08153400 A JPH08153400 A JP H08153400A
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- circuit
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 特別な端子を追加することなく、外部から内
部に印加する電圧を変更することのできるＤＲＡＭを提
供する 【構成】 記憶回路と、アドレス入力回路と、記憶回路
に接続されるデータ入力回路と、データ入力回路に接続
される端子と、記憶回路に接続されるデータ出力回路
と、電源電圧から所定の内部電圧を発生する電圧発生回
路と、当該回路からの内部電圧を供給する供給線と、端
子とデータ入力回路又は端子と信号線の一端とを択一的
に接続するスイッチと、データ入力回路とデータ出力回
路とを接続するスイッチと、電圧発生回路と供給線又は
信号線の他端と電圧供給線とを択一的に接続するスイッ
チと、所定の条件下で、各スイッチに端子と信号線の一
端を接続させ、データ入力回路とデータ出力回路とを接
続させ、信号線の他端と電圧供給線とを接続させるスイ
ッチ切換信号を出力する信号発生回路とを備える。
部に印加する電圧を変更することのできるＤＲＡＭを提
供する 【構成】 記憶回路と、アドレス入力回路と、記憶回路
に接続されるデータ入力回路と、データ入力回路に接続
される端子と、記憶回路に接続されるデータ出力回路
と、電源電圧から所定の内部電圧を発生する電圧発生回
路と、当該回路からの内部電圧を供給する供給線と、端
子とデータ入力回路又は端子と信号線の一端とを択一的
に接続するスイッチと、データ入力回路とデータ出力回
路とを接続するスイッチと、電圧発生回路と供給線又は
信号線の他端と電圧供給線とを択一的に接続するスイッ
チと、所定の条件下で、各スイッチに端子と信号線の一
端を接続させ、データ入力回路とデータ出力回路とを接
続させ、信号線の他端と電圧供給線とを接続させるスイ
ッチ切換信号を出力する信号発生回路とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、独立したデータ入力回
路及びデータ出力回路を備えるＤＲＡＭに関する。
路及びデータ出力回路を備えるＤＲＡＭに関する。
【０００２】
【従来の技術】ＤＲＡＭは、データを記憶するメモリセ
ルの他、アドレス信号、データ信号、各種制御信号を処
理する複数の回路部よりなる。これらの複数の回路部の
動作のため、内部電圧発生回路は、外部より印加される
電源電圧から、例えば、セルプレート電位、ビット線プ
リチャージ電圧を発生する。
ルの他、アドレス信号、データ信号、各種制御信号を処
理する複数の回路部よりなる。これらの複数の回路部の
動作のため、内部電圧発生回路は、外部より印加される
電源電圧から、例えば、セルプレート電位、ビット線プ
リチャージ電圧を発生する。
【０００３】
【発明が解決しようとする課題】上記内部電圧発生回路
は、電源電圧を基に内部電圧を発生するため、電源電圧
が変動すると、内部電圧も変動する。各回路部は、上記
内部電圧の変動に対しても安定して動作することが望ま
れる。しかし、製品の中には、内部電圧の変動に対して
動作不良を起こしやすいものがある。このような内部電
圧に依存する動作領域の狭い不良品の出荷は防止しなけ
ればならない。しかし、単にＤＲＡＭの各種入力端子に
信号を入力し、出力端子での応答を見ているだけでは、
不良品を検出することができないことがある。
は、電源電圧を基に内部電圧を発生するため、電源電圧
が変動すると、内部電圧も変動する。各回路部は、上記
内部電圧の変動に対しても安定して動作することが望ま
れる。しかし、製品の中には、内部電圧の変動に対して
動作不良を起こしやすいものがある。このような内部電
圧に依存する動作領域の狭い不良品の出荷は防止しなけ
ればならない。しかし、単にＤＲＡＭの各種入力端子に
信号を入力し、出力端子での応答を見ているだけでは、
不良品を検出することができないことがある。
【０００４】本発明の目的は、内部発生電圧に依存する
動作領域の狭い不良品の検出が容易に行えるＤＲＡＭを
提供することである。
動作領域の狭い不良品の検出が容易に行えるＤＲＡＭを
提供することである。
【０００５】
【課題を解決するための手段】本発明のＤＲＡＭでは、
メモリセルを含む記憶回路と、アドレス入力回路と、記
憶回路に接続されるデータ入力回路と、データ入力回路
に接続されるデータ信号入力端子と、記憶回路に接続さ
れるデータ出力回路と、電源電圧から所定の内部電圧を
発生する内部電圧発生回路と、内部電圧発生回路に接続
され、内部電圧発生回路が発生する所定の内部電圧を供
給する内部電圧供給線と、データ信号入力端子とデータ
入力回路、またはデータ信号入力端子と信号線の一端と
を択一的に接続する第１スイッチと、データ入力回路と
データ出力回路とを接続する第２スイッチと、内部電圧
発生回路と内部電圧供給線、または信号線の他端と内部
電圧供給線とを択一的に接続する第３スイッチと、な上
記記憶回路を制御する制御信号及び上記アドレス入力回
路に入力されるアドレスデータが所定の条件を満たす場
合、第１スイッチにデータ信号入力端子と信号線の一端
を接続させ、第２スイッチにデータ入力回路とデータ出
力回路とを接続させ、第３スイッチに信号線の他端と内
部電圧供給線とを接続させるスイッチ切換信号を出力す
るスイッチ切換信号発生回路とを備える。
メモリセルを含む記憶回路と、アドレス入力回路と、記
憶回路に接続されるデータ入力回路と、データ入力回路
に接続されるデータ信号入力端子と、記憶回路に接続さ
れるデータ出力回路と、電源電圧から所定の内部電圧を
発生する内部電圧発生回路と、内部電圧発生回路に接続
され、内部電圧発生回路が発生する所定の内部電圧を供
給する内部電圧供給線と、データ信号入力端子とデータ
入力回路、またはデータ信号入力端子と信号線の一端と
を択一的に接続する第１スイッチと、データ入力回路と
データ出力回路とを接続する第２スイッチと、内部電圧
発生回路と内部電圧供給線、または信号線の他端と内部
電圧供給線とを択一的に接続する第３スイッチと、な上
記記憶回路を制御する制御信号及び上記アドレス入力回
路に入力されるアドレスデータが所定の条件を満たす場
合、第１スイッチにデータ信号入力端子と信号線の一端
を接続させ、第２スイッチにデータ入力回路とデータ出
力回路とを接続させ、第３スイッチに信号線の他端と内
部電圧供給線とを接続させるスイッチ切換信号を出力す
るスイッチ切換信号発生回路とを備える。
【０００６】
【作用】上記構成のＤＲＡＭにおいて、スイッチ切換信
号発生回路は、通常の動作時には、第１〜第３スイッチ
に、データ信号入力端子とデータ入力回路と、内部電圧
発生回路と内部電圧供給線とを接続させ、データ入力回
路とデータ出力回路とを切断させるスイッチ切換信号を
出力する。これにより、入力端子に入力されたデータ信
号は、データ入力回路を介して記憶回路内のメモリセル
に入力される。また、メモリセルより読み出されたデー
タ信号は、データ出力回路に出力される。内部電圧発生
回路で発生された電圧は、内部電圧供給線を介してＤＲ
ＡＭ内部に供給される。スイッチ切換信号発生回路は、
上記記憶回路を制御する制御信号及び上記アドレス入力
回路に入力されるアドレスデータが所定の条件を満足す
る場合、第１〜第３スイッチに、データ信号入力端子と
信号線の一端と、信号線の他端と内部信号供給線と、デ
ータ信号入力端子と入力回路とを接続させる。これによ
り、信号入力端子から内部電圧供給線に内部電圧を供給
することが可能になる。記憶回路内のメモリセルにデー
タ信号を書き込む場合には、データ出力回路にデータ信
号を入力し、入力されたデータ信号をデータ入力回路を
介してメモリセルに入力する。記憶回路内のメモリセル
からデータ信号を読み出す場合には、データ入力回路を
介してデータ出力回路からデータ信号を出力する。
号発生回路は、通常の動作時には、第１〜第３スイッチ
に、データ信号入力端子とデータ入力回路と、内部電圧
発生回路と内部電圧供給線とを接続させ、データ入力回
路とデータ出力回路とを切断させるスイッチ切換信号を
出力する。これにより、入力端子に入力されたデータ信
号は、データ入力回路を介して記憶回路内のメモリセル
に入力される。また、メモリセルより読み出されたデー
タ信号は、データ出力回路に出力される。内部電圧発生
回路で発生された電圧は、内部電圧供給線を介してＤＲ
ＡＭ内部に供給される。スイッチ切換信号発生回路は、
上記記憶回路を制御する制御信号及び上記アドレス入力
回路に入力されるアドレスデータが所定の条件を満足す
る場合、第１〜第３スイッチに、データ信号入力端子と
信号線の一端と、信号線の他端と内部信号供給線と、デ
ータ信号入力端子と入力回路とを接続させる。これによ
り、信号入力端子から内部電圧供給線に内部電圧を供給
することが可能になる。記憶回路内のメモリセルにデー
タ信号を書き込む場合には、データ出力回路にデータ信
号を入力し、入力されたデータ信号をデータ入力回路を
介してメモリセルに入力する。記憶回路内のメモリセル
からデータ信号を読み出す場合には、データ入力回路を
介してデータ出力回路からデータ信号を出力する。
【０００７】
【実施例】以下、本発明に係るＤＲＡＭの実施例につい
て、添付の図面を用いて以下の順に説明する。 （１）ＤＲＡＭ全体の構成 （２）スイッチ機構
て、添付の図面を用いて以下の順に説明する。 （１）ＤＲＡＭ全体の構成 （２）スイッチ機構
【０００８】（１）ＤＲＡＭ全体の構成 図１は、本実施例のＤＲＡＭの全体構成図である。ま
た、図２は、図１のＤＲＡＭ内において、本発明に係る
入力回路及び出力回路の構成ブロックのみを抽出した図
である。このＤＲＡＭは、アドレスを入力するアドレス
端子（Ａ0〜Ａn）１８、データを入力するデータ入力端
子ＤＩＮ（複数）１、及びデータを出力するデータ出力
端子ＤＯＵＴ（複数）２を備える。データ入力端子１か
ら入力されたデータは、アドレス端子１８で指定される
アドレスで、メモリセル１５に書き出される。また、ア
ドレス端子１８で指定されるアドレスのデータがメモリ
セル１５から読み出され、データ出力端子２から外部へ
供給される。
た、図２は、図１のＤＲＡＭ内において、本発明に係る
入力回路及び出力回路の構成ブロックのみを抽出した図
である。このＤＲＡＭは、アドレスを入力するアドレス
端子（Ａ0〜Ａn）１８、データを入力するデータ入力端
子ＤＩＮ（複数）１、及びデータを出力するデータ出力
端子ＤＯＵＴ（複数）２を備える。データ入力端子１か
ら入力されたデータは、アドレス端子１８で指定される
アドレスで、メモリセル１５に書き出される。また、ア
ドレス端子１８で指定されるアドレスのデータがメモリ
セル１５から読み出され、データ出力端子２から外部へ
供給される。
【０００９】ＤＲＡＭは、内部信号発生部１０と、スイ
ッチ２１、２２及び２３を備える以外は、従来のＤＲＡ
Ｍと同じ構成である。内部発生回路８は、印加される電
源電圧Ｖｃｃにのみ依存して所定の内部電圧Ｖａを発生
する。また、当該ＤＲＡＭには、ｉＣＡＳ，ｉＲＡＳ，
ｉＷの３つの基本制御信号が入力される。ここで、各信
号の前に付されるｉは、負論理信号であることを意味す
る。以下、全ての信号に対して同じである。ｉＣＡＳ
は、列アドレスのラッチ、データの読み出し書込に関与
する。ｉＲＡＳは、行アドレスのラッチ、メモリセルデ
ータの増幅、リフレッシュ動作及びチップ全体のアクテ
ィブ／プリチャージ動作に関与する。ｉＷは、データの
読み出し／書き込み動作に関与する。なお、データバス
を入出力とも４ビットとして構成する場合には、更に基
本制御信号としてｉＯＥが入力される。ｉＯＥは、デー
タの読み出し動作に関与する。アドレスデータＡ0〜Ａn
は、アドレス入力端子１８を介して行アドレス及び列ア
ドレスとして行デコーダ１６及び列デコーダ１３に入力
される。ｉＣＡＳ，ｉＲＡＳは、クロックジェネレータ
１１に入力される。クロックジェネレータ１１は、所定
のクロック信号を発生し、発生したクロック信号を行列
アドレスバッファ１７、行デコーダ１６、列デコーダ１
３、プリアンプ４に入力する。なお、基本クロック信
号、及びアドレスデータにより特定されるアドレスでの
データ信号の書き込み、読み出し、及びＣＢＲ（ＣＡＳ
before ＲＡＳ）モードによるリフレッシュの実行など
は、従来のＤＲＡＭと同じため、説明は省く。
ッチ２１、２２及び２３を備える以外は、従来のＤＲＡ
Ｍと同じ構成である。内部発生回路８は、印加される電
源電圧Ｖｃｃにのみ依存して所定の内部電圧Ｖａを発生
する。また、当該ＤＲＡＭには、ｉＣＡＳ，ｉＲＡＳ，
ｉＷの３つの基本制御信号が入力される。ここで、各信
号の前に付されるｉは、負論理信号であることを意味す
る。以下、全ての信号に対して同じである。ｉＣＡＳ
は、列アドレスのラッチ、データの読み出し書込に関与
する。ｉＲＡＳは、行アドレスのラッチ、メモリセルデ
ータの増幅、リフレッシュ動作及びチップ全体のアクテ
ィブ／プリチャージ動作に関与する。ｉＷは、データの
読み出し／書き込み動作に関与する。なお、データバス
を入出力とも４ビットとして構成する場合には、更に基
本制御信号としてｉＯＥが入力される。ｉＯＥは、デー
タの読み出し動作に関与する。アドレスデータＡ0〜Ａn
は、アドレス入力端子１８を介して行アドレス及び列ア
ドレスとして行デコーダ１６及び列デコーダ１３に入力
される。ｉＣＡＳ，ｉＲＡＳは、クロックジェネレータ
１１に入力される。クロックジェネレータ１１は、所定
のクロック信号を発生し、発生したクロック信号を行列
アドレスバッファ１７、行デコーダ１６、列デコーダ１
３、プリアンプ４に入力する。なお、基本クロック信
号、及びアドレスデータにより特定されるアドレスでの
データ信号の書き込み、読み出し、及びＣＢＲ（ＣＡＳ
before ＲＡＳ）モードによるリフレッシュの実行など
は、従来のＤＲＡＭと同じため、説明は省く。
【００１０】内部信号発生部１０は、入力されるｉＣＡ
Ｓ，ｉＲＡＳ，ｉＷの３つの信号及びアドレス入力端子
１８から入力されるアドレスデータに基づいて、所定の
スイッチ切換信号Ｖｂ，Ｖｃ，Ｖｅをスイッチ２１、２
２及び２３に出力する。通常の動作状態では、スイッチ
２１は、オフにされ、スイッチ２２は、データ入力端子
１とデータ入力バッファ６とを接続し、スイッチ２３
は、内部電圧発生回路８と内部電圧供給線９とを接続す
るように設定される。スイッチ２１、２２、２３の内部
信号発生部１０による切換については後に説明する。な
お、スイッチ２１、２２は、各内部電位毎に、複数ビッ
トのデータ入出力のうちの任意の１ビットについてのみ
接続される。
Ｓ，ｉＲＡＳ，ｉＷの３つの信号及びアドレス入力端子
１８から入力されるアドレスデータに基づいて、所定の
スイッチ切換信号Ｖｂ，Ｖｃ，Ｖｅをスイッチ２１、２
２及び２３に出力する。通常の動作状態では、スイッチ
２１は、オフにされ、スイッチ２２は、データ入力端子
１とデータ入力バッファ６とを接続し、スイッチ２３
は、内部電圧発生回路８と内部電圧供給線９とを接続す
るように設定される。スイッチ２１、２２、２３の内部
信号発生部１０による切換については後に説明する。な
お、スイッチ２１、２２は、各内部電位毎に、複数ビッ
トのデータ入出力のうちの任意の１ビットについてのみ
接続される。
【００１１】内部信号発生部１０は、入力されるｉＣＡ
Ｓ，ｉＲＡＳ，ｉＷの３つの信号及びアドレス入力端子
群１８から入力されるアドレスデータに基づいて、スイ
ッチ切換信号Ｖｂ，Ｖｃ，Ｖｅをスイッチ２１、２２及
び２３に出力する。通常、スイッチ２１は、オフにさ
れ、スイッチ２２は、データ入力端子１とデータ入力バ
ッファ５を接続し、スイッチ２３は、内部電圧供給線９
と内部電圧発生回路８とを接続する。データ入力端子１
から入力されるデータ信号は、データ入力バッファ５及
びライトドライバ６を介してＩ／Ｏ線７に入力され、メ
モリセル１５へ入力される。メモリセル１５から読み出
されるデータ信号は、Ｉ／Ｏ線７、プリアンプ４及びデ
ータ出力バッファ３を介して、データ出力端子２に出力
される。内部電圧発生回路８は、電源電圧にのみ依存し
てＤＲＡＭ内部で用いる基準電圧、セルプレート電位、
ビット線プリチャージ電圧等の定電圧Ｖａを発生し、内
部電圧供給線９を介してＤＲＡＭ内部の各回路部に入力
する。
Ｓ，ｉＲＡＳ，ｉＷの３つの信号及びアドレス入力端子
群１８から入力されるアドレスデータに基づいて、スイ
ッチ切換信号Ｖｂ，Ｖｃ，Ｖｅをスイッチ２１、２２及
び２３に出力する。通常、スイッチ２１は、オフにさ
れ、スイッチ２２は、データ入力端子１とデータ入力バ
ッファ５を接続し、スイッチ２３は、内部電圧供給線９
と内部電圧発生回路８とを接続する。データ入力端子１
から入力されるデータ信号は、データ入力バッファ５及
びライトドライバ６を介してＩ／Ｏ線７に入力され、メ
モリセル１５へ入力される。メモリセル１５から読み出
されるデータ信号は、Ｉ／Ｏ線７、プリアンプ４及びデ
ータ出力バッファ３を介して、データ出力端子２に出力
される。内部電圧発生回路８は、電源電圧にのみ依存し
てＤＲＡＭ内部で用いる基準電圧、セルプレート電位、
ビット線プリチャージ電圧等の定電圧Ｖａを発生し、内
部電圧供給線９を介してＤＲＡＭ内部の各回路部に入力
する。
【００１２】（２）スイッチ機構 次に製品検査のためのスイッチ機構について説明する。
次の図３は、製品検査を行う際のスイッチ２１、２２、
２３の状態を示す図である。本実施例では、製品検査時
に、内部電圧発生回路の発生する内部電圧の代わりにに
外部から電圧を供給し、この外部電圧を変化して電圧依
存性を調べる。通常、内部信号発生部１０は、”Ｌ”の
信号Ｖｂと、”Ｈ”の信号Ｖｃ及び信号Ｖｅを各スイッ
チ２１、２２、２３に出力する。データ入力端子１か
ら、所定の範囲で変化する電圧を内部電圧として印加
し、ＤＲＡＭの動作チェックを行う場合、図示しないＣ
ＰＵは、次の図４のタイムチャートに示すように、デー
タ入力端子１から入力されるｉＲＡＳが”Ｈ”から”
Ｌ”に立ち下がる直前に、ｉＷ及びｉＣＡＳを”Ｈ”か
ら”Ｌ”に立ち下げる。以下、この信号切換をＷＣＢＲ
モードという。内部信号発生部１０は、ＣＰＵにより上
記ＷＣＢＲモードが設定され、かつ所定のアドレスデー
タが入力された場合、信号Ｖｂを”Ｌ”から”Ｈ”に切
り換え、信号Ｖｃおよび信号Ｖｅを”Ｈ”から”Ｌ”に
切り換えて、各スイッチ２１、２２、２３に出力す
る。”Ｈ”の信号Ｖｂと、”Ｌ”の信号Ｖｃ及び信号Ｖ
ｅが入力されるスイッチ２１は、オンに切り換わり、デ
ータ入力バッファ５とデータ出力バッファ３とを接続す
る。また、スイッチ２２は、信号入力部１と、信号線２
４とを接続し、スイッチ２３は、信号線２４と内部電圧
供給線９とを接続する。以上のスイッチ切換により、デ
ータ入力端子１から内部電圧を印加することが可能にな
る。この場合、データ信号は、データ出力端子２から入
力される。データ出力端子２から入力されるデータ信号
は、データ出力バッファ３を介してデータ入力バッファ
５、ライトドライブ６、Ｉ／Ｏ線７に出力される。な
お、メモリセル１５から読み出されるデータ信号は、各
スイッチが切り換えられる前と同様に、Ｉ／Ｏ線７、プ
リアンプ４、そしてデータ出力バッファ３を介してデー
タ出力端子２から出力される。
次の図３は、製品検査を行う際のスイッチ２１、２２、
２３の状態を示す図である。本実施例では、製品検査時
に、内部電圧発生回路の発生する内部電圧の代わりにに
外部から電圧を供給し、この外部電圧を変化して電圧依
存性を調べる。通常、内部信号発生部１０は、”Ｌ”の
信号Ｖｂと、”Ｈ”の信号Ｖｃ及び信号Ｖｅを各スイッ
チ２１、２２、２３に出力する。データ入力端子１か
ら、所定の範囲で変化する電圧を内部電圧として印加
し、ＤＲＡＭの動作チェックを行う場合、図示しないＣ
ＰＵは、次の図４のタイムチャートに示すように、デー
タ入力端子１から入力されるｉＲＡＳが”Ｈ”から”
Ｌ”に立ち下がる直前に、ｉＷ及びｉＣＡＳを”Ｈ”か
ら”Ｌ”に立ち下げる。以下、この信号切換をＷＣＢＲ
モードという。内部信号発生部１０は、ＣＰＵにより上
記ＷＣＢＲモードが設定され、かつ所定のアドレスデー
タが入力された場合、信号Ｖｂを”Ｌ”から”Ｈ”に切
り換え、信号Ｖｃおよび信号Ｖｅを”Ｈ”から”Ｌ”に
切り換えて、各スイッチ２１、２２、２３に出力す
る。”Ｈ”の信号Ｖｂと、”Ｌ”の信号Ｖｃ及び信号Ｖ
ｅが入力されるスイッチ２１は、オンに切り換わり、デ
ータ入力バッファ５とデータ出力バッファ３とを接続す
る。また、スイッチ２２は、信号入力部１と、信号線２
４とを接続し、スイッチ２３は、信号線２４と内部電圧
供給線９とを接続する。以上のスイッチ切換により、デ
ータ入力端子１から内部電圧を印加することが可能にな
る。この場合、データ信号は、データ出力端子２から入
力される。データ出力端子２から入力されるデータ信号
は、データ出力バッファ３を介してデータ入力バッファ
５、ライトドライブ６、Ｉ／Ｏ線７に出力される。な
お、メモリセル１５から読み出されるデータ信号は、各
スイッチが切り換えられる前と同様に、Ｉ／Ｏ線７、プ
リアンプ４、そしてデータ出力バッファ３を介してデー
タ出力端子２から出力される。
【００１３】以上の構成のＤＲＡＭを採用することで、
製品検査専用の外部端子を設けることなく、データ入力
端子１から内部電圧を印加することができる。ここで、
印加する内部電圧の値を所定の範囲で変化させ、それぞ
れの値の電圧を印加した場合の、データ信号の書き込み
及び読み出しが全アドレスで正常に実行できるか否かを
調べることで、規定範囲内における内部電圧の変動で動
作不良を起こすＤＲＡＭを検出することができる。
製品検査専用の外部端子を設けることなく、データ入力
端子１から内部電圧を印加することができる。ここで、
印加する内部電圧の値を所定の範囲で変化させ、それぞ
れの値の電圧を印加した場合の、データ信号の書き込み
及び読み出しが全アドレスで正常に実行できるか否かを
調べることで、規定範囲内における内部電圧の変動で動
作不良を起こすＤＲＡＭを検出することができる。
【００１４】図５及び図６は、共にスイッチ２１の一例
の回路図である。図５は、データ出力バッファ３から端
子４４に入力される信号Ｖｄが正の場合のスイッチであ
り、図６は、信号Ｖｄが負の場合のスイッチである。図
５に示すスイッチ２１の端子４１、４２、４３には、そ
れぞれ、内部信号発生部１０からの信号Ｖｂ、Ｖｃ、Ｖ
ｅが入力される。ＮチャンネルＦＥＴ４６のドレインに
は端子４４が接続され、ゲートには端子４１が接続され
る。ＮチャンネルＦＥＴ４６のソースは、Ｐチャンネル
ＦＥＴ４７のドレイン及びＮチャンネルＦＥＴ４８のド
レインに接続される。ＰチャンネルＦＥＴ４７のゲート
には端子４２が接続され、ソースには端子４５が接続さ
れる。ＮチャンネルＦＥＴ４８のゲートには端子４３が
接続され、ソースは接地される。端子４４には、データ
出力バッファ３から入力される信号Ｖｄが入力される。
端子４５から出力される信号Ｖｆは、データ入力バッフ
ァ５に入力される。通常の動作時、内部信号発生部１０
からは、”Ｌ”の信号Ｖｂと、”Ｈ”の信号Ｖｃ及び信
号Ｖｅが出力され、スイッチ２１は、オフの状態とな
る。
の回路図である。図５は、データ出力バッファ３から端
子４４に入力される信号Ｖｄが正の場合のスイッチであ
り、図６は、信号Ｖｄが負の場合のスイッチである。図
５に示すスイッチ２１の端子４１、４２、４３には、そ
れぞれ、内部信号発生部１０からの信号Ｖｂ、Ｖｃ、Ｖ
ｅが入力される。ＮチャンネルＦＥＴ４６のドレインに
は端子４４が接続され、ゲートには端子４１が接続され
る。ＮチャンネルＦＥＴ４６のソースは、Ｐチャンネル
ＦＥＴ４７のドレイン及びＮチャンネルＦＥＴ４８のド
レインに接続される。ＰチャンネルＦＥＴ４７のゲート
には端子４２が接続され、ソースには端子４５が接続さ
れる。ＮチャンネルＦＥＴ４８のゲートには端子４３が
接続され、ソースは接地される。端子４４には、データ
出力バッファ３から入力される信号Ｖｄが入力される。
端子４５から出力される信号Ｖｆは、データ入力バッフ
ァ５に入力される。通常の動作時、内部信号発生部１０
からは、”Ｌ”の信号Ｖｂと、”Ｈ”の信号Ｖｃ及び信
号Ｖｅが出力され、スイッチ２１は、オフの状態とな
る。
【００１５】一方、信号入力部１から、所定の範囲で変
化する電圧を内部電圧として印加し、ＤＲＡＭの動作を
調べる場合、図示しないＣＰＵは、内部信号発生部１０
に対して、上記ＷＣＢＲモードを設定すると共に、所定
のアドレスデータを出力する。内部信号発生部１０は、
上記ＷＣＢＲモードの設定および所定のアドレスデータ
の入力に応答して、信号Ｖｂを”Ｌ”から”Ｈ”に切り
換え、信号Ｖｃ及び信号Ｖｅを”Ｈ”から”Ｌ”に切り
換える。これにより、スイッチ２１は、オンの状態とな
り、データ出力バッファ３から端子４４に入力される信
号Ｖｄを、端子４５から信号Ｖｆとしてデータ入力バッ
ファ５に出力する。
化する電圧を内部電圧として印加し、ＤＲＡＭの動作を
調べる場合、図示しないＣＰＵは、内部信号発生部１０
に対して、上記ＷＣＢＲモードを設定すると共に、所定
のアドレスデータを出力する。内部信号発生部１０は、
上記ＷＣＢＲモードの設定および所定のアドレスデータ
の入力に応答して、信号Ｖｂを”Ｌ”から”Ｈ”に切り
換え、信号Ｖｃ及び信号Ｖｅを”Ｈ”から”Ｌ”に切り
換える。これにより、スイッチ２１は、オンの状態とな
り、データ出力バッファ３から端子４４に入力される信
号Ｖｄを、端子４５から信号Ｖｆとしてデータ入力バッ
ファ５に出力する。
【００１６】図６に示すスイッチ２１の端子５１、５
２、５３には、それぞれ、内部信号発生部１０からの信
号Ｖｂ、Ｖｃ、Ｖｅが入力される。ＮチャンネルＦＥＴ
５６のドレインには端子５４が接続され、ゲートには端
子５１が接続される。ＮチャンネルＦＥＴ５６のソース
は、ＰチャンネルＦＥＴ５７のドレイン及びＮチャンネ
ルＦＥＴ５８のドレインに接続される。ＰチャンネルＦ
ＥＴ５７のゲートには端子５２が接続され、ソースには
端子５５が接続される。ＮチャンネルＦＥＴ５８のゲー
トには端子５３が接続され、ソースは接地される。Ｎチ
ャンネルＦＥＴ５９のドレインには０が入力され、ゲー
トには端子５１が接続され、ソースにはＮチャンネルＦ
ＥＴ５７のゲートが接続される。図６に示すスイッチ２
１の備える端子５１、５２、５３、５４、５５は、それ
ぞれ、図５に示したスイッチ回路の備える端子４１、４
２、４３、４４、４５に対応する。各端子に入力される
信号Ｖｂ，信号Ｖｃ，信号Ｖｅの値とスイッチ自体の動
作は図５のスイッチと同じである。
２、５３には、それぞれ、内部信号発生部１０からの信
号Ｖｂ、Ｖｃ、Ｖｅが入力される。ＮチャンネルＦＥＴ
５６のドレインには端子５４が接続され、ゲートには端
子５１が接続される。ＮチャンネルＦＥＴ５６のソース
は、ＰチャンネルＦＥＴ５７のドレイン及びＮチャンネ
ルＦＥＴ５８のドレインに接続される。ＰチャンネルＦ
ＥＴ５７のゲートには端子５２が接続され、ソースには
端子５５が接続される。ＮチャンネルＦＥＴ５８のゲー
トには端子５３が接続され、ソースは接地される。Ｎチ
ャンネルＦＥＴ５９のドレインには０が入力され、ゲー
トには端子５１が接続され、ソースにはＮチャンネルＦ
ＥＴ５７のゲートが接続される。図６に示すスイッチ２
１の備える端子５１、５２、５３、５４、５５は、それ
ぞれ、図５に示したスイッチ回路の備える端子４１、４
２、４３、４４、４５に対応する。各端子に入力される
信号Ｖｂ，信号Ｖｃ，信号Ｖｅの値とスイッチ自体の動
作は図５のスイッチと同じである。
【００１７】次の図７及び図８は、それぞれスイッチ２
２及び２３の回路図である。図７は、入力される信号Ｖ
ｄが正の場合の回路図であり、図８は、信号Ｖｄが負の
場合の回路図である。図７に示すスイッチでは、Ｎチャ
ンネルＦＥＴ６７のドレインに端子に６４が接続され、
ゲートに端子６１が接続され、ソースにＰチャンネルＦ
ＥＴ６８のドレイン及びＮチャンネルＦＥＴ６９のドレ
インが接続される。ＰチャンネルＦＥＴ６８のゲートに
は端子６２が接続され、ソースには端子６５が接続され
る。ＮチャンネルＦＥＴ６９のゲートは端子６３に接続
され、ソースは接地される。また、ＮチャンネルＦＥＴ
８１のドレインは端子６４に接続され、ゲートは端子６
１にインバータ８５を介して接続され、ソースはＰチャ
ンネルＦＥＴ８２のドレイン及びＮチャンネルＦＥＴ８
０のドレインに接続される。ＰチャンネルＦＥＴ８２の
ゲートは端子６２にインバータ８４を介して接続され、
ソースは端子６６に接続される。ＮチャンネルＦＥＴ８
０のゲートには端子６３がインバータ２３を介して接続
され、ソースは接地される。図７の回路からなるスイッ
チ２２では、端子６４にデータ入力端子１から入力され
る信号Ｖｄが入力される。端子６５は、信号線２４に接
続される。また、端子６６は、データ入力バッファ５に
接続される。また、図７の回路からなるスイッチ２３で
は、端子６４が内部電圧をＤＲＡＭ内部に供給する線９
に接続される。端子６５は、信号線２４に接続される。
端子６６は、内部電圧発生回路８に接続される。通常の
動作時、内部信号発生部１０からは、”Ｌ”の信号Ｖｂ
と、”Ｈ”の信号Ｖｃ及び信号Ｖｅが出力され、スイッ
チ２２及び２３は、端子６４と端子６６とを接続する。
２及び２３の回路図である。図７は、入力される信号Ｖ
ｄが正の場合の回路図であり、図８は、信号Ｖｄが負の
場合の回路図である。図７に示すスイッチでは、Ｎチャ
ンネルＦＥＴ６７のドレインに端子に６４が接続され、
ゲートに端子６１が接続され、ソースにＰチャンネルＦ
ＥＴ６８のドレイン及びＮチャンネルＦＥＴ６９のドレ
インが接続される。ＰチャンネルＦＥＴ６８のゲートに
は端子６２が接続され、ソースには端子６５が接続され
る。ＮチャンネルＦＥＴ６９のゲートは端子６３に接続
され、ソースは接地される。また、ＮチャンネルＦＥＴ
８１のドレインは端子６４に接続され、ゲートは端子６
１にインバータ８５を介して接続され、ソースはＰチャ
ンネルＦＥＴ８２のドレイン及びＮチャンネルＦＥＴ８
０のドレインに接続される。ＰチャンネルＦＥＴ８２の
ゲートは端子６２にインバータ８４を介して接続され、
ソースは端子６６に接続される。ＮチャンネルＦＥＴ８
０のゲートには端子６３がインバータ２３を介して接続
され、ソースは接地される。図７の回路からなるスイッ
チ２２では、端子６４にデータ入力端子１から入力され
る信号Ｖｄが入力される。端子６５は、信号線２４に接
続される。また、端子６６は、データ入力バッファ５に
接続される。また、図７の回路からなるスイッチ２３で
は、端子６４が内部電圧をＤＲＡＭ内部に供給する線９
に接続される。端子６５は、信号線２４に接続される。
端子６６は、内部電圧発生回路８に接続される。通常の
動作時、内部信号発生部１０からは、”Ｌ”の信号Ｖｂ
と、”Ｈ”の信号Ｖｃ及び信号Ｖｅが出力され、スイッ
チ２２及び２３は、端子６４と端子６６とを接続する。
【００１８】一方、信号入力部１から、所定の範囲で変
化する電圧を内部電圧として印加し、ＤＲＡＭの動作を
調べる場合、図示しないＣＰＵは、内部信号発生部１０
に対して、上記ＷＣＢＲモードを設定すると共に、所定
のアドレスデータを出力する。内部信号発生部１０は、
上記ＷＣＢＲモード設定に応答して、信号Ｖｂを”Ｌ”
から”Ｈ”に切り換え、信号Ｖｃ及び信号Ｖｅを”Ｈ”
から”Ｌ”に切り換える。これにより、スイッチ２２及
び２３は、端子６４と端子６５とを接続する。
化する電圧を内部電圧として印加し、ＤＲＡＭの動作を
調べる場合、図示しないＣＰＵは、内部信号発生部１０
に対して、上記ＷＣＢＲモードを設定すると共に、所定
のアドレスデータを出力する。内部信号発生部１０は、
上記ＷＣＢＲモード設定に応答して、信号Ｖｂを”Ｌ”
から”Ｈ”に切り換え、信号Ｖｃ及び信号Ｖｅを”Ｈ”
から”Ｌ”に切り換える。これにより、スイッチ２２及
び２３は、端子６４と端子６５とを接続する。
【００１９】図８に示す回路の備える端子７１、端子７
２、端子７３には、それぞれ、内部信号発生部１０から
の信号Ｖｂ、信号Ｖｃ、信号Ｖｅが入力される。図８に
示すスイッチでは、ＮチャンネルＦＥＴ７７のドレイン
に端子７４が接続され、ゲートに端子７１が接続され、
ソースにＰチャンネルＦＥＴ７８とＮチャンネルＦＥＴ
７９のドレインが接続される。ＰチャンネルＦＥＴ７８
のゲートには端子７２とＰチャンネルＦＥＴ７９のソー
スが接続され、ソースには端子７５が接続される。Ｐチ
ャンネルＦＥＴ７９のドレインには０が入力され、ゲー
トには端子７１が接続され、ソースにはＰチャンネルＦ
ＥＴ７８のゲートに接続される。ＮチャンネルＦＥＴ９
０のゲートは端子７３に接続され、ソースは接地され
る。また、ＮチャンネルＦＥＴ９２のドレインには端子
７４が接続され、ゲートには端子７１がインバータ９６
を介して接続され、ソースにはＰチャンネルＦＥＴ９３
のドレインとＮチャンネルＦＥＴ９１のドレインが接続
される。ＰチャンネルＦＥＴ９３のゲートには端子７２
がインバータ９５を介して接続され、ソースには端子７
６が接続される。ＮチャンネルＦＥＴ９１のゲートには
端子６３がインバータ９７を介して接続され、ソースは
接地される。ＰチャンネルＦＥＴ９４のドレインにはゼ
ロが入力され、ゲートには端子７１がインバータ９６を
介して接続され、ソースにはＰチャンネルＦＥＴ９３の
ゲートが接続される。図８の回路からなるスイッチ２２
では、端子７４にデータ入力端子１から入力される信号
Ｖｄが入力される。端子７５は、信号線２４に接続され
る。また、端子７６は、データ入力バッファ５に接続さ
れる。また、図８の回路からなるスイッチ２３では、端
子７４が内部電圧をＤＲＡＭ内部に供給する線９に接続
される。端子７５は、信号線２４に接続される。端子７
６は、内部電圧発生回路８に接続される。図８に示す回
路の備える端子７１、７２、７３、７４、７５、７６
は、それぞれ、図７に示したスイッチ回路の備える端子
６１、６２、６３、６４、６５、６６に対応する。各端
子に入力される信号Ｖｂ，信号Ｖｃ，信号Ｖｅの値とス
イッチ自体の動作は図７のスイッチと同じである。
２、端子７３には、それぞれ、内部信号発生部１０から
の信号Ｖｂ、信号Ｖｃ、信号Ｖｅが入力される。図８に
示すスイッチでは、ＮチャンネルＦＥＴ７７のドレイン
に端子７４が接続され、ゲートに端子７１が接続され、
ソースにＰチャンネルＦＥＴ７８とＮチャンネルＦＥＴ
７９のドレインが接続される。ＰチャンネルＦＥＴ７８
のゲートには端子７２とＰチャンネルＦＥＴ７９のソー
スが接続され、ソースには端子７５が接続される。Ｐチ
ャンネルＦＥＴ７９のドレインには０が入力され、ゲー
トには端子７１が接続され、ソースにはＰチャンネルＦ
ＥＴ７８のゲートに接続される。ＮチャンネルＦＥＴ９
０のゲートは端子７３に接続され、ソースは接地され
る。また、ＮチャンネルＦＥＴ９２のドレインには端子
７４が接続され、ゲートには端子７１がインバータ９６
を介して接続され、ソースにはＰチャンネルＦＥＴ９３
のドレインとＮチャンネルＦＥＴ９１のドレインが接続
される。ＰチャンネルＦＥＴ９３のゲートには端子７２
がインバータ９５を介して接続され、ソースには端子７
６が接続される。ＮチャンネルＦＥＴ９１のゲートには
端子６３がインバータ９７を介して接続され、ソースは
接地される。ＰチャンネルＦＥＴ９４のドレインにはゼ
ロが入力され、ゲートには端子７１がインバータ９６を
介して接続され、ソースにはＰチャンネルＦＥＴ９３の
ゲートが接続される。図８の回路からなるスイッチ２２
では、端子７４にデータ入力端子１から入力される信号
Ｖｄが入力される。端子７５は、信号線２４に接続され
る。また、端子７６は、データ入力バッファ５に接続さ
れる。また、図８の回路からなるスイッチ２３では、端
子７４が内部電圧をＤＲＡＭ内部に供給する線９に接続
される。端子７５は、信号線２４に接続される。端子７
６は、内部電圧発生回路８に接続される。図８に示す回
路の備える端子７１、７２、７３、７４、７５、７６
は、それぞれ、図７に示したスイッチ回路の備える端子
６１、６２、６３、６４、６５、６６に対応する。各端
子に入力される信号Ｖｂ，信号Ｖｃ，信号Ｖｅの値とス
イッチ自体の動作は図７のスイッチと同じである。
【００２０】以上に説明したＤＲＡＭにおいて、内部電
圧を、外部から信号入力部１から印加することができ
る。信号入力部１から入力する電圧を所定の範囲で変化
させることで、当該電圧が変化した場合のメモリセル１
５の動作を調べ、動作範囲の狭い不良品の検出を行うこ
とが可能になる。また、ＷＣＢＲモード設定時のスイッ
チ２３の切り換え方を変更して、信号線２４と内部信号
発生回路８とを接続するようにすれば、内部電圧発生回
路８で発生される電圧をモニタすることができる。これ
により、内部電圧発生回路８の不良を検出することがで
きる。なお、上記スイッチ２２を、データ出力端子２
と、データ出力バッファ３との間に設け、データ出力端
子２と端子６４、端子６６とデータ出力バッファ３、端
子６５と信号線２４とを接続してもよい。この場合、上
記ＷＣＢＲモード設定時は、データ出力端子２から内部
電圧供給線９に内部電圧を印加することができる。
圧を、外部から信号入力部１から印加することができ
る。信号入力部１から入力する電圧を所定の範囲で変化
させることで、当該電圧が変化した場合のメモリセル１
５の動作を調べ、動作範囲の狭い不良品の検出を行うこ
とが可能になる。また、ＷＣＢＲモード設定時のスイッ
チ２３の切り換え方を変更して、信号線２４と内部信号
発生回路８とを接続するようにすれば、内部電圧発生回
路８で発生される電圧をモニタすることができる。これ
により、内部電圧発生回路８の不良を検出することがで
きる。なお、上記スイッチ２２を、データ出力端子２
と、データ出力バッファ３との間に設け、データ出力端
子２と端子６４、端子６６とデータ出力バッファ３、端
子６５と信号線２４とを接続してもよい。この場合、上
記ＷＣＢＲモード設定時は、データ出力端子２から内部
電圧供給線９に内部電圧を印加することができる。
【００２１】
【発明の効果】本発明のＤＲＡＭでは、記憶回路を制御
する制御信号及びアドレス入力回路に入力されるアドレ
スデータが所定の条件を満たす場合、スイッチ切り換え
信号発生回路が第１〜第３スイッチへ所定のスイッチ切
換信号を出力し、データ信号入力端子とデータ入力回路
との接続を切り、内部電圧発生回路と内部電圧供給線と
の接続を切り、データ信号入力端子と内部電圧供給線と
を信号線を介して接続し、データ入力回路とデータ出力
回路とを接続する。これにより、内部電圧供給線に接続
される特別な外部端子を設けずとも、データ信号入力端
子から内部電圧を供給することが可能になる。この場合
のデータ信号は、データ出力回路に入力され、接続され
るデータ入力回路を介して記憶回路内のメモリセルに入
力される。メモリセルから読み出されるデータは、出力
回路から出力される。これにより、所定の範囲内での内
部電圧の変化に対して動作不良を起こすＤＲＡＭ（不良
品）の検出が可能になる。
する制御信号及びアドレス入力回路に入力されるアドレ
スデータが所定の条件を満たす場合、スイッチ切り換え
信号発生回路が第１〜第３スイッチへ所定のスイッチ切
換信号を出力し、データ信号入力端子とデータ入力回路
との接続を切り、内部電圧発生回路と内部電圧供給線と
の接続を切り、データ信号入力端子と内部電圧供給線と
を信号線を介して接続し、データ入力回路とデータ出力
回路とを接続する。これにより、内部電圧供給線に接続
される特別な外部端子を設けずとも、データ信号入力端
子から内部電圧を供給することが可能になる。この場合
のデータ信号は、データ出力回路に入力され、接続され
るデータ入力回路を介して記憶回路内のメモリセルに入
力される。メモリセルから読み出されるデータは、出力
回路から出力される。これにより、所定の範囲内での内
部電圧の変化に対して動作不良を起こすＤＲＡＭ（不良
品）の検出が可能になる。
【図１】 本実施例のＤＲＡＭの全体構成ブロック図で
ある。
ある。
【図２】 図１に示すＤＲＡＭの内、本発明にかかる部
分を抽出したブロック図である。
分を抽出したブロック図である。
【図３】 製品検査時における各スイッチの状態を示す
図である。
図である。
【図４】 ＷＣＢＲモードのタイミング図である。
【図５】 スイッチ２１の一例の回路図である。
【図６】 スイッチ２１の一例の回路図である。
【図７】 スイッチ２２及び２３の一例の回路図であ
る。
る。
【図８】 スイッチ２２及び２３の一例の回路図であ
る。
る。
１ 信号入力端子、２ 信号出力端子、３ データ出力
バッファ、５ データ入力バッファ、１０ 内部信号発
生部、２１、２２、２３ スイッチ、
バッファ、５ データ入力バッファ、１０ 内部信号発
生部、２１、２２、２３ スイッチ、
Claims (1)
- 【請求項１】 メモリセルを含む記憶回路と、 アドレス入力回路と、 記憶回路に接続されるデータ入力回路と、 データ入力回路に接続されるデータ信号入力端子と、 記憶回路に接続されるデータ出力回路と、 電源電圧から所定の内部電圧を発生する内部電圧発生回
路と、 内部電圧発生回路に接続され、内部電圧発生回路が発生
する所定の内部電圧を供給する内部電圧供給線と、 データ信号入力端子とデータ入力回路、またはデータ信
号入力端子と信号線の一端とを択一的に接続する第１ス
イッチと、 データ入力回路とデータ出力回路とを接続する第２スイ
ッチと、 内部電圧発生回路と内部電圧供給線、または信号線の他
端と内部電圧供給線とを択一的に接続する第３スイッチ
と、 上記記憶回路を制御する制御信号及び上記アドレス入力
回路に入力されるアドレスデータが所定の条件を満たす
場合、第１スイッチにデータ信号入力端子と信号線の一
端を接続させ、第２スイッチにデータ入力回路とデータ
出力回路とを接続させ、第３スイッチに信号線の他端と
内部電圧供給線とを接続させるスイッチ切換信号を出力
するスイッチ切換信号発生回路とを備えることを特徴と
するＤＲＡＭ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6294739A JPH08153400A (ja) | 1994-11-29 | 1994-11-29 | Ｄｒａｍ |
| US08/422,411 US5557571A (en) | 1994-11-29 | 1995-04-14 | Dynamic random access memory with internal testing switches |
| DE19524861A DE19524861C2 (de) | 1994-11-29 | 1995-07-07 | Dynamischer Speicher mit wahlfreiem Zugriff |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6294739A JPH08153400A (ja) | 1994-11-29 | 1994-11-29 | Ｄｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08153400A true JPH08153400A (ja) | 1996-06-11 |
Family
ID=17811686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6294739A Pending JPH08153400A (ja) | 1994-11-29 | 1994-11-29 | Ｄｒａｍ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5557571A (ja) |
| JP (1) | JPH08153400A (ja) |
| DE (1) | DE19524861C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001076484A (ja) * | 1999-09-02 | 2001-03-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100281280B1 (ko) * | 1997-06-30 | 2001-03-02 | 김영환 | 반도체 메모리 소자의 셀 플레이트 전압 발생장치 |
| GB9805054D0 (en) * | 1998-03-11 | 1998-05-06 | Process Intelligence Limited | Memory test system with buffer memory |
| JP2002074996A (ja) * | 2000-08-25 | 2002-03-15 | Mitsubishi Electric Corp | 半導体集積回路 |
| KR100353544B1 (en) | 2000-12-27 | 2002-09-27 | Hynix Semiconductor Inc | Circuit for generating internal supply voltage of semiconductor memory device |
| KR100399437B1 (ko) | 2001-06-29 | 2003-09-29 | 주식회사 하이닉스반도체 | 내부 전원전압 발생장치 |
| US6888765B1 (en) * | 2002-02-04 | 2005-05-03 | National Semiconductor Corporation | Integrated circuit and method for testing same using single pin to control test mode and normal mode operation |
| KR100636676B1 (ko) * | 2005-02-03 | 2006-10-23 | 주식회사 하이닉스반도체 | 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250593A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS63257999A (ja) * | 1987-04-15 | 1988-10-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5051995A (en) * | 1988-03-14 | 1991-09-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a test mode setting circuit |
| US5208778A (en) * | 1988-11-16 | 1993-05-04 | Mitsubishi Denki Kabushiki Kaisha | Dynamic-type semiconductor memory device operable in test mode and method of testing functions thereof |
| JPH02146199A (ja) * | 1988-11-28 | 1990-06-05 | Mitsubishi Electric Corp | 半導体記憶装置のテスト回路 |
| JPH0346188A (ja) * | 1989-07-13 | 1991-02-27 | Mitsubishi Electric Corp | 半導体記憶回路 |
| JP2568455B2 (ja) * | 1990-08-16 | 1997-01-08 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH04119600A (ja) * | 1990-09-10 | 1992-04-21 | Mitsubishi Electric Corp | テストモード機能内蔵ダイナミックランダムアクセスメモリ装置 |
| JP2856598B2 (ja) * | 1992-06-04 | 1999-02-10 | 三菱電機株式会社 | ダイナミックランダムアクセスメモリ装置 |
| JPH0636593A (ja) * | 1992-07-14 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1994
- 1994-11-29 JP JP6294739A patent/JPH08153400A/ja active Pending
-
1995
- 1995-04-14 US US08/422,411 patent/US5557571A/en not_active Expired - Fee Related
- 1995-07-07 DE DE19524861A patent/DE19524861C2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001076484A (ja) * | 1999-09-02 | 2001-03-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19524861A1 (de) | 1996-05-30 |
| DE19524861C2 (de) | 1998-06-18 |
| US5557571A (en) | 1996-09-17 |
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