JPH0337900A - 半導体メモリ装置 - Google Patents
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- 238000012360 testing method Methods 0.000 claims abstract description 47
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- 238000007906 compression Methods 0.000 abstract 7
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 230000007850 degeneration Effects 0.000 description 3
- 238000013144 data compression Methods 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- G11C29/26—Accessing multiple arrays
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- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体メモリ装置、特に、テストモード時にＮビットア
ドレス縮退による２′１ ビット圧縮データの入出力を
行う半導体メモリ装置に関し、冗長セルのアドレスを検
出すると共に、フェイル・セルのアドレスを検出し、ひ
いては試験時間を短縮することを目的とし、 ■２Ｍビット中２°ビットのデータを同時に置換する冗
長手段と、前記２’ビットのデータを圧縮し該２′ビッ
ト圧縮データを制御信号に応答して２Ｌ回（２’ ＝２
’ ・２Ｌ）連続して出力する手段とを具備し、該出
力された２１′１ ビット圧縮データのバスまたはフェ
イルをテストモード機能を用いて判定するように構成し
、または、■２″ ビット圧縮データを構成する２Ｎビ
ットのデータを制御信号に応答して１ビットずつ２８回
連続して出力する手段を具備し、テストモード機能を用
いて前記２８ビット圧縮データのバスまたはフェイルを
判定し、該判定結果がフェイルの場合に前記データ出力
手段を機能させ、出力されたｌビット単位のデータのバ
スまたはフェイルをテストモード機能により判定するよ
うに構成する。
ドレス縮退による２′１ ビット圧縮データの入出力を
行う半導体メモリ装置に関し、冗長セルのアドレスを検
出すると共に、フェイル・セルのアドレスを検出し、ひ
いては試験時間を短縮することを目的とし、 ■２Ｍビット中２°ビットのデータを同時に置換する冗
長手段と、前記２’ビットのデータを圧縮し該２′ビッ
ト圧縮データを制御信号に応答して２Ｌ回（２’ ＝２
’ ・２Ｌ）連続して出力する手段とを具備し、該出
力された２１′１ ビット圧縮データのバスまたはフェ
イルをテストモード機能を用いて判定するように構成し
、または、■２″ ビット圧縮データを構成する２Ｎビ
ットのデータを制御信号に応答して１ビットずつ２８回
連続して出力する手段を具備し、テストモード機能を用
いて前記２８ビット圧縮データのバスまたはフェイルを
判定し、該判定結果がフェイルの場合に前記データ出力
手段を機能させ、出力されたｌビット単位のデータのバ
スまたはフェイルをテストモード機能により判定するよ
うに構成する。
本発明は、半導体メモリ装置に関し、特に、テストモー
ド時にＮビットアドレス縮退による２２ビット圧縮デー
タの入出力を行う半導体メモリ装置に関する。
ド時にＮビットアドレス縮退による２２ビット圧縮デー
タの入出力を行う半導体メモリ装置に関する。
近年、半導体メモリ装置の大容量化に伴い、冗長用セル
においてもビット容量が増大してきており、そのため、
冗長用セルの効率的な使用方法が望まれている。また、
テスト時間の増大も問題となっており、Ｎビットアドレ
ス縮退による２″ ビット圧縮データ出力を行うテスト
モード機能が半導体メモリ装置に付加されるようになっ
てきた。
においてもビット容量が増大してきており、そのため、
冗長用セルの効率的な使用方法が望まれている。また、
テスト時間の増大も問題となっており、Ｎビットアドレ
ス縮退による２″ ビット圧縮データ出力を行うテスト
モード機能が半導体メモリ装置に付加されるようになっ
てきた。
第６図には従来形におけるテストモード時の動作タイミ
ングが示される。
ングが示される。
まずテストモード・エントリーサイクルでは、入力端子
スーパー・ボルテージ・エン） ＩＪ−やＷＣＢＲエン
トリー、あるいは第３図に示されるようなＷＣＢＲアド
レス・ロジック・エントリー等の方法により、テストモ
ードに入る。次のテストモード・ライトサイクルでは２
″ ビットのセルに同時にデータを書き込み、テストモ
ード・ノーマルリードサイクルでは２８ビットのデータ
を圧縮して一度に読み出す。データ圧縮方法としては下
記の方式がある。
スーパー・ボルテージ・エン） ＩＪ−やＷＣＢＲエン
トリー、あるいは第３図に示されるようなＷＣＢＲアド
レス・ロジック・エントリー等の方法により、テストモ
ードに入る。次のテストモード・ライトサイクルでは２
″ ビットのセルに同時にデータを書き込み、テストモ
ード・ノーマルリードサイクルでは２８ビットのデータ
を圧縮して一度に読み出す。データ圧縮方法としては下
記の方式がある。
Ａ、 Ｏ・１方式
この方式では、２Ｍビットデータのすべてのビットが一
致した時にｒｌ」が出力され、１ビットでもフェイル（
Ｆａｉｌ） した時は「０」が出力される。
致した時にｒｌ」が出力され、１ビットでもフェイル（
Ｆａｉｌ） した時は「０」が出力される。
８、 ０・１・Ｚ方式
この方式では、２Ｍビットデータのすべてのビットが「
０」の時に「０」が出力され、２０ビットデータのすべ
てのビットが「１２の時は「１」が出力され、１ビット
でもフェイルした場合には出力は高インピーダンス（Ｚ
）状態すなわちフローティング状態となる。
０」の時に「０」が出力され、２０ビットデータのすべ
てのビットが「１２の時は「１」が出力され、１ビット
でもフェイルした場合には出力は高インピーダンス（Ｚ
）状態すなわちフローティング状態となる。
また、第６図に示されるようにテストモード・ページリ
ードサイクルでは、行選択線で選択されたセルのすべて
のデータが２Ｍビット圧縮データとして一度に読み出さ
れる。これによって、より一層高速のデータ読み出しお
よび書き込みを行い、試験時間の短縮化を図っている。
ードサイクルでは、行選択線で選択されたセルのすべて
のデータが２Ｍビット圧縮データとして一度に読み出さ
れる。これによって、より一層高速のデータ読み出しお
よび書き込みを行い、試験時間の短縮化を図っている。
〔発明が解決しようとする課題）
上述した従来形のテスト方式ては、テストモードがＮビ
ットアドレス縮退による２ゞビノト圧縮データで、冗長
機能により同時に置換されるデータが上記２Ｍビット中
２’ビット（２’＞２°〉の場合、２Ｎビット圧縮デー
タ・テストモードでは、２Ｌ組ある２’ ビットのうち
どのセルを冗長すればよいか分からないという欠点があ
る。
ットアドレス縮退による２ゞビノト圧縮データで、冗長
機能により同時に置換されるデータが上記２Ｍビット中
２’ビット（２’＞２°〉の場合、２Ｎビット圧縮デー
タ・テストモードでは、２Ｌ組ある２’ ビットのうち
どのセルを冗長すればよいか分からないという欠点があ
る。
また、２″ ビット圧縮データ・テストモードでは、テ
ストを２８回行う゛ろ要があるため、それに応じて試験
時間も多大にかかるという不都合が生じる。
ストを２８回行う゛ろ要があるため、それに応じて試験
時間も多大にかかるという不都合が生じる。
さらに、圧縮データ・テストモードでは、短時間に全ビ
ットのチエツクは可能であるが、フェイルが生じた場合
、２″ ビットのうちどのビットがフェイルしたか分か
らず、テストモードのみのチエツクでは不良解析に不都
合をきたし、好ましくない。
ットのチエツクは可能であるが、フェイルが生じた場合
、２″ ビットのうちどのビットがフェイルしたか分か
らず、テストモードのみのチエツクでは不良解析に不都
合をきたし、好ましくない。
本発明は、上述した従来技術における課題に鑑み創作さ
れたもので、冗長セルのアドレスを検出すると共に、フ
ェイル・セルのアドレスを検出し、ひいては試験時間を
短縮することができる半導体メモリ装置を提供すること
を目的としている。
れたもので、冗長セルのアドレスを検出すると共に、フ
ェイル・セルのアドレスを検出し、ひいては試験時間を
短縮することができる半導体メモリ装置を提供すること
を目的としている。
本発明による半導体メモリ装置は、その一形態として第
１図（ａ） に示されるように、テストモード時にＮビ
ットアドレス縮退による２１′ ビット圧縮データの入
出力を行う半導体メモリ装置を前提とし、前記２Ｎビッ
ト中２Ｍビットのデータを同時に置換する冗長手段１と
、前記２Ｍビットのデータを圧縮し該２Ｍビット圧縮デ
ータを制御信号Ｃ５に応答して２Ｌ回、ただし２Ｎ＝２
′４ ・２Ｌ、連続して出力する手段２とを具備し、該
出力された２Ｍビット圧縮データのバスまたはフェイル
をテストモード機能を用いて判定するようにしたことを
特徴とする。
１図（ａ） に示されるように、テストモード時にＮビ
ットアドレス縮退による２１′ ビット圧縮データの入
出力を行う半導体メモリ装置を前提とし、前記２Ｎビッ
ト中２Ｍビットのデータを同時に置換する冗長手段１と
、前記２Ｍビットのデータを圧縮し該２Ｍビット圧縮デ
ータを制御信号Ｃ５に応答して２Ｌ回、ただし２Ｎ＝２
′４ ・２Ｌ、連続して出力する手段２とを具備し、該
出力された２Ｍビット圧縮データのバスまたはフェイル
をテストモード機能を用いて判定するようにしたことを
特徴とする。
また他の形態によれば、同図（ｂ） に示されるように
、テストモード時にＮビットアドレス縮退による２９ビ
ット圧縮データの入出力を行う半導体メモリ装置であっ
て、前記２Ｎビット圧縮データを構成する２Ｎビットの
データを制御信号Ｃ３に応答して１ビットずつ２８回連
続して出力する手段３を具備し、テストモード機能を用
いて前記２Ｎビット圧縮データのバスまたはフェイルを
判定し、該判定結果がフェイルの場合に前記データ出力
手段を機能させ、出力された１ビ７）単位のデータのバ
スまたはフェイルをテストモード機能により判定するよ
うにしたことを特徴とする半導体メモリ装置が提供され
る。
、テストモード時にＮビットアドレス縮退による２９ビ
ット圧縮データの入出力を行う半導体メモリ装置であっ
て、前記２Ｎビット圧縮データを構成する２Ｎビットの
データを制御信号Ｃ３に応答して１ビットずつ２８回連
続して出力する手段３を具備し、テストモード機能を用
いて前記２Ｎビット圧縮データのバスまたはフェイルを
判定し、該判定結果がフェイルの場合に前記データ出力
手段を機能させ、出力された１ビ７）単位のデータのバ
スまたはフェイルをテストモード機能により判定するよ
うにしたことを特徴とする半導体メモリ装置が提供され
る。
第１図（ａ）では、冗長手段１により置換されそしてデ
ータ出力手段２により圧縮および出力された２Ｍビット
圧縮データのバス（ｐａｓｓ）またはフェイル（Ｆａｉ
ｌ）を判定することにより、冗長セルのアドレスを検出
（特定）することが可能となる。
ータ出力手段２により圧縮および出力された２Ｍビット
圧縮データのバス（ｐａｓｓ）またはフェイル（Ｆａｉ
ｌ）を判定することにより、冗長セルのアドレスを検出
（特定）することが可能となる。
また第１図（ｂ）では、まず２Ｎビット圧縮データのバ
スまたはフェイルを判定し、フェイルの場合に該２Ｍビ
ット圧縮データを構成する１ビットデータを制御信号Ｃ
３に応答して順次出力し、各データのバスまたはフェイ
ルを判定することにより、フェイル・セルのアドレスを
検出（特定）することが可能となる。これによって、テ
ストモードを使用しない場合に比べて試験時間を短縮す
ることができる。
スまたはフェイルを判定し、フェイルの場合に該２Ｍビ
ット圧縮データを構成する１ビットデータを制御信号Ｃ
３に応答して順次出力し、各データのバスまたはフェイ
ルを判定することにより、フェイル・セルのアドレスを
検出（特定）することが可能となる。これによって、テ
ストモードを使用しない場合に比べて試験時間を短縮す
ることができる。
なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
第２図には本発明の一実施例としての半導体メモリ装置
にお）する主要部、すなわちデータ入出力部の回路構成
が示される。
にお）する主要部、すなわちデータ入出力部の回路構成
が示される。
同図において、１１．〜１１７はセルアレイからの読み
出しデータを増幅するデータ増幅器（データラッチ）、
１２ｏ〜１２７ は外部から人力された書き込みデータ
を増幅する書き込み増幅器（ライトアンプ）を示す。デ
ータラッチ１１．） （ｉｌ 、）およびライトアンプ
１２ｏ（１２→は、１対のｎチャネルトランジスタ１３
．、１４ｏ（１３，、１４，）を介してそれぞれデータ
線ＯＬ、相補データ線ＤＬＸ ｉこ接続されると共に、
ナントゲート１５ｏの一方（他方）の入力端およびナン
ドデーＮ５＋ の一方（他方）の入力端に接続されてい
る。また、データラッチ１１２（１１３）およびライト
アンプ１２□（１２３）は、１対のｎチャネルトランジ
スタ１３２．１４２ （１３，、１４，）を介してそれ
ぞれデータ線ＯＬ、相補データ線ＤＬＸに接続されると
共に、ナントゲー目５２の一方（他方）の入力端および
ナントゲート１５３の一方（他方）の入力端に接続され
ている。
出しデータを増幅するデータ増幅器（データラッチ）、
１２ｏ〜１２７ は外部から人力された書き込みデータ
を増幅する書き込み増幅器（ライトアンプ）を示す。デ
ータラッチ１１．） （ｉｌ 、）およびライトアンプ
１２ｏ（１２→は、１対のｎチャネルトランジスタ１３
．、１４ｏ（１３，、１４，）を介してそれぞれデータ
線ＯＬ、相補データ線ＤＬＸ ｉこ接続されると共に、
ナントゲート１５ｏの一方（他方）の入力端およびナン
ドデーＮ５＋ の一方（他方）の入力端に接続されてい
る。また、データラッチ１１２（１１３）およびライト
アンプ１２□（１２３）は、１対のｎチャネルトランジ
スタ１３２．１４２ （１３，、１４，）を介してそれ
ぞれデータ線ＯＬ、相補データ線ＤＬＸに接続されると
共に、ナントゲー目５２の一方（他方）の入力端および
ナントゲート１５３の一方（他方）の入力端に接続され
ている。
同様に、データラッチ１１．（１１５）およびライトア
ンプ１２．（１２５）は、１対のｎチャネルトランジス
タ１３、、１４． （１３５，１４，）を介してそれぞ
れデータ線ＯＬ。
ンプ１２．（１２５）は、１対のｎチャネルトランジス
タ１３、、１４． （１３５，１４，）を介してそれぞ
れデータ線ＯＬ。
相補データ線ＤＬＸ に接続されると共に、ナンドゲー
）１５４の一方（他方）の入力端およびナンドケ） １
５ｓの一方（他方）の入力端に接続されている。また、
データラッチ１１６（１１，）およびライトアンプ１２
６（ｔ２７）は、１対のｎチャネルトランジスタ１３６
、１４６（１３７，１４，）を介してそれぞれデータ線
ＯＬ。
）１５４の一方（他方）の入力端およびナンドケ） １
５ｓの一方（他方）の入力端に接続されている。また、
データラッチ１１６（１１，）およびライトアンプ１２
６（ｔ２７）は、１対のｎチャネルトランジスタ１３６
、１４６（１３７，１４，）を介してそれぞれデータ線
ＯＬ。
相補データ線ＤＬＸに接続されると共に、ナンドゲ）
１５６の一方（他方）の入力端およびナントゲート！５
．の一方（他方）の入力端に接続されている。
１５６の一方（他方）の入力端およびナントゲート！５
．の一方（他方）の入力端に接続されている。
ナンドゲー）１５ｏ−１５７の各出力端はそれぞれイン
バータ１６ｏ、 ＬＬ、・・・・・・、１６７を介して
ｎチャネルトランジスタ１７゜、 １７．、・・・・・
・、１７７の各ソース（ドレイン）に接続されている。
バータ１６ｏ、 ＬＬ、・・・・・・、１６７を介して
ｎチャネルトランジスタ１７゜、 １７．、・・・・・
・、１７７の各ソース（ドレイン）に接続されている。
また、インバータ１６ｏ。
１６□、１６．および１６６の出力端はナントゲート２
１の入力端に接続され、インバータ１６．、１６３．１
６ｓおよび１６７の出力端はナントゲート３１の入力端
に接続されている。ナントゲート２１および３１の出力
端はそれぞれインバータ２２．３２を介してｎチャネル
トランジスタ２３．３３の各ソース（ドレイン）に接続
されている。トランジスタ１７（１，１７２，１７４，
１７ｇおよび２３の各ドレイン（ソース）はインバータ
２４の入力端およびインバータ２５の出力端と入力端子
ＤＩＮに接続され、トランジスタ１７．、１７．、１７
５．１７１および３３の各ドレイン（ソース）はインバ
ータ３４の入力端およびインバータ３５の出力端と入力
端子Ｄｏに接続されている。
１の入力端に接続され、インバータ１６．、１６３．１
６ｓおよび１６７の出力端はナントゲート３１の入力端
に接続されている。ナントゲート２１および３１の出力
端はそれぞれインバータ２２．３２を介してｎチャネル
トランジスタ２３．３３の各ソース（ドレイン）に接続
されている。トランジスタ１７（１，１７２，１７４，
１７ｇおよび２３の各ドレイン（ソース）はインバータ
２４の入力端およびインバータ２５の出力端と入力端子
ＤＩＮに接続され、トランジスタ１７．、１７．、１７
５．１７１および３３の各ドレイン（ソース）はインバ
ータ３４の入力端およびインバータ３５の出力端と入力
端子Ｄｏに接続されている。
インバータ２４の出力端は、インバータ２５の入力端に
接続されると共に、インバータ２６を介してｎチャネル
トランジスタ２７のゲートに接続され、−方、インバー
タ３４の出力端は、インバータ３５の入力端に接続され
ると共に、インバータ３６を介してｎチャネルトランジ
スタ３７のゲートに接続されている。トランジスタ２７
のドレイン（ソース〉は高電位の電源ラインＶｃｃに接
続され、ソース（ドレイン）は出力端子り。ｔ１７に接
続されている。また、トランジスタ３７のドレイン（ソ
ース）は出力端子Ｉ）ｏｕｔに接続され、ソース（ドレ
イン）は低電位の電源ラインＶｓｓに接続されている。
接続されると共に、インバータ２６を介してｎチャネル
トランジスタ２７のゲートに接続され、−方、インバー
タ３４の出力端は、インバータ３５の入力端に接続され
ると共に、インバータ３６を介してｎチャネルトランジ
スタ３７のゲートに接続されている。トランジスタ２７
のドレイン（ソース〉は高電位の電源ラインＶｃｃに接
続され、ソース（ドレイン）は出力端子り。ｔ１７に接
続されている。また、トランジスタ３７のドレイン（ソ
ース）は出力端子Ｉ）ｏｕｔに接続され、ソース（ドレ
イン）は低電位の電源ラインＶｓｓに接続されている。
トランジスタ１３ｏ、 １４ｏ＝１３−、１４．の各対
のゲートにはそれぞれゲート信号ｄ。−Ｇ７が印加され
、同様にトランジスタ１７゜、１７．〜１７６、１７．
の各対のゲートにはそれぞれゲート信号ｅｏ％ｅ３が印
加され、またトランジスタ２３および３３の各ゲートに
はゲート信号ｆ、が印加される。
のゲートにはそれぞれゲート信号ｄ。−Ｇ７が印加され
、同様にトランジスタ１７゜、１７．〜１７６、１７．
の各対のゲートにはそれぞれゲート信号ｅｏ％ｅ３が印
加され、またトランジスタ２３および３３の各ゲートに
はゲート信号ｆ、が印加される。
第３図に各ゲート信号を発生する回路の一構成例が示さ
れる。
れる。
図中、ＣはＷＣＢＲアドレス・ロジック制御回路であっ
て、アクティブ・ローのライト・イネーブル信号ＷＥＸ
、ロウアドレスストローブ信号ＲＡｓＸおよびコラム
アドレスストローブ信号ＣＡＳＸと１１ビットのアドレ
ス信号ＡＤＤｏ＝ＡＤＤ＋ｏ に応答してイネーブル信
号ＳεＩｔｓε２＋Ｓε、と２ビットのアドレス信号Ａ
Ｉ （ＡＤＤａ、 ＡＤＤ９）および３ビットのアド
レス信号Ａ 、 （ＡＤＤ、〜ＡＤＤ ＋。）を出力す
る。Ｇ１はゲート信号発生回路であって、基本的には、
イネーブル信号ＳＥ、が所定レベルにある時、コラムア
ドレスストローブ信号［’ＡＳＸの立ち下がりエツジで
活性化されてゲート信号ｆｏを発生する。ゲート信号発
生回路Ｇ１ は後述の制御信号ＥまたはＤに応答してゲ
ート信号「。を発生することもできる。ゲート信号ｆ。
て、アクティブ・ローのライト・イネーブル信号ＷＥＸ
、ロウアドレスストローブ信号ＲＡｓＸおよびコラム
アドレスストローブ信号ＣＡＳＸと１１ビットのアドレ
ス信号ＡＤＤｏ＝ＡＤＤ＋ｏ に応答してイネーブル信
号ＳεＩｔｓε２＋Ｓε、と２ビットのアドレス信号Ａ
Ｉ （ＡＤＤａ、 ＡＤＤ９）および３ビットのアド
レス信号Ａ 、 （ＡＤＤ、〜ＡＤＤ ＋。）を出力す
る。Ｇ１はゲート信号発生回路であって、基本的には、
イネーブル信号ＳＥ、が所定レベルにある時、コラムア
ドレスストローブ信号［’ＡＳＸの立ち下がりエツジで
活性化されてゲート信号ｆｏを発生する。ゲート信号発
生回路Ｇ１ は後述の制御信号ＥまたはＤに応答してゲ
ート信号「。を発生することもできる。ゲート信号ｆ。
の発生後、制御信号Ｆが出力される。
また、Ｇ２はゲート信号発生回路であって、イネーブル
信号ＳＥ２が所定レベルにある時、制御信号Ｆとアドレ
ス信号Ａ１に応答し、コラムアドレスストローブ信号Ｃ
ＡＳＸの立ち下がりエツジで活性化されてゲート信号ｅ
ｏ〜ｅ、を順次発生する。
信号ＳＥ２が所定レベルにある時、制御信号Ｆとアドレ
ス信号Ａ１に応答し、コラムアドレスストローブ信号Ｃ
ＡＳＸの立ち下がりエツジで活性化されてゲート信号ｅ
ｏ〜ｅ、を順次発生する。
最終のゲート信号ｅ、の発生後、制御信号Ｅが出力され
る。同様にＧ３はゲート信号発生回路であって、イネー
ブル信号ＳＥ３が所定レベルにある時、制御信号Ｆとア
ドレス信号Ａ２に応答し、コラムアドレスストローブ信
号ＣＡＳＸの立ち下がりエツジで活性化されてゲート信
号ｄ。−ｄ、を順次発生する。最終のゲート信号ｄ７の
発生後、制御信号りが出力される。なお、ゲート信号発
生回路Ｇ１−Ｇ３は互いに同時には活性化されない。
る。同様にＧ３はゲート信号発生回路であって、イネー
ブル信号ＳＥ３が所定レベルにある時、制御信号Ｆとア
ドレス信号Ａ２に応答し、コラムアドレスストローブ信
号ＣＡＳＸの立ち下がりエツジで活性化されてゲート信
号ｄ。−ｄ、を順次発生する。最終のゲート信号ｄ７の
発生後、制御信号りが出力される。なお、ゲート信号発
生回路Ｇ１−Ｇ３は互いに同時には活性化されない。
本実施例の構成では、各ゲート信号をそれぞれ対応する
トランジスタに適宜印加することにより以下の３つの形
態のデータ出力が行われる。
トランジスタに適宜印加することにより以下の３つの形
態のデータ出力が行われる。
■ゲート信号ｆ０により、３ビットアドレス縮退による
２３ビット圧縮データ（以下Ｄ（３）で表す）を出力す
ることができる。この場合、ゲート信号ｆ。が”Ｈ″ル
ベル時にトランジスタ２３および３３がそれぞれオン状
態となり、２３ビット圧縮データＤ（３）が出力される
。
２３ビット圧縮データ（以下Ｄ（３）で表す）を出力す
ることができる。この場合、ゲート信号ｆ。が”Ｈ″ル
ベル時にトランジスタ２３および３３がそれぞれオン状
態となり、２３ビット圧縮データＤ（３）が出力される
。
■ゲート信号００〜ｅ、により、２′ビット圧縮データ
（以下り。（＋）〜Ｑ、（＋）で表す）を０・１・Ｚ方
式で２２回連続して出力することができる。
（以下り。（＋）〜Ｑ、（＋）で表す）を０・１・Ｚ方
式で２２回連続して出力することができる。
この場合、２ビットのアドレスＡＤＤ、およびＡＤＤ、
に基づきゲート信号ｅ。〜ｅ３をそれぞれ順次”Ｈ″゛
レベルにすると、それぞれ対応する１対のトランジスタ
１７゜、１７Ｉ 〜１７６、１７７が順次オン状態とな
り、それぞれ対応する２Ｎビット圧縮データＤ。（１）
Ｄ、（＋＞ 、 ０．Ｈ） 、 Ｄ３（＋） が順次出
力される。
に基づきゲート信号ｅ。〜ｅ３をそれぞれ順次”Ｈ″゛
レベルにすると、それぞれ対応する１対のトランジスタ
１７゜、１７Ｉ 〜１７６、１７７が順次オン状態とな
り、それぞれ対応する２Ｎビット圧縮データＤ。（１）
Ｄ、（＋＞ 、 ０．Ｈ） 、 Ｄ３（＋） が順次出
力される。
■ゲート信号ｄ、−ｄ、によ；つ、２３ビットのデータ
（以下００〜口、で表す）をデータ圧縮を行わないで１
ビットずつ出力することができる。この場合、３ビット
のアドレスＡＤＤ、〜ＡＤＤ、、に基づきゲート信号ｄ
０〜ｄ、をそれぞれ順次“Ｈ”レベルにすると、それぞ
れ対応する１対のトランジスタ１３ｏ、１４ａ 〜１３
．．１４ｆｆが順次オン状態となり、それぞれ対応する
１ビットデータＤ。、Ｄｌ、・・・・・・Ｄ、が順次出
力される。
（以下００〜口、で表す）をデータ圧縮を行わないで１
ビットずつ出力することができる。この場合、３ビット
のアドレスＡＤＤ、〜ＡＤＤ、、に基づきゲート信号ｄ
０〜ｄ、をそれぞれ順次“Ｈ”レベルにすると、それぞ
れ対応する１対のトランジスタ１３ｏ、１４ａ 〜１３
．．１４ｆｆが順次オン状態となり、それぞれ対応する
１ビットデータＤ。、Ｄｌ、・・・・・・Ｄ、が順次出
力される。
第４図には第２図回路のテストモード時における動作タ
イミングの一例が示される。図示の例では上述したのお
よび■の出力形態が併用されている。
イミングの一例が示される。図示の例では上述したのお
よび■の出力形態が併用されている。
すなわち、ロウアドレスストローブ信号ＲＡＳＸの立ち
下がりエツジで１１ビットのアドレス信号ＡＤＤ０〜Ａ
ＤＤ 、。をラッチし、次いでコラムアドレスストロー
ブ信号ＣＡＳＸの立ち下がりエツジでラッチされた８ビ
ットのアドレスＡＤＤ０〜ＡＤＤ、に基づき２３ビット
圧縮データＤ（３）を選択出力し、同時に、２ビットの
アドレスＡＤＤ８およびへ〇〇、に基づき２１ ビット
圧縮データ０゜（０を選択出力し、以降、コラムアドレ
スストローブ信号ＣＡＳＸの立ち下がりエツジで順次２
′ ビット圧縮データＤ１ （１）〜０３（＋） を
出力する。
下がりエツジで１１ビットのアドレス信号ＡＤＤ０〜Ａ
ＤＤ 、。をラッチし、次いでコラムアドレスストロー
ブ信号ＣＡＳＸの立ち下がりエツジでラッチされた８ビ
ットのアドレスＡＤＤ０〜ＡＤＤ、に基づき２３ビット
圧縮データＤ（３）を選択出力し、同時に、２ビットの
アドレスＡＤＤ８およびへ〇〇、に基づき２１ ビット
圧縮データ０゜（０を選択出力し、以降、コラムアドレ
スストローブ信号ＣＡＳＸの立ち下がりエツジで順次２
′ ビット圧縮データＤ１ （１）〜０３（＋） を
出力する。
従って、２′ビット圧縮データＤ０（＋）〜［１，（１
）のそれぞれのバスまたはフェイルを判定することによ
り、冗長すべきセルのアドレスを特定することができる
。
）のそれぞれのバスまたはフェイルを判定することによ
り、冗長すべきセルのアドレスを特定することができる
。
また、第５図にはテストモード時における動作タイミン
グの他の例が示される。図示の例では上述したのおよび
■の出力形態が併用されている。
グの他の例が示される。図示の例では上述したのおよび
■の出力形態が併用されている。
この場合、ロウアドレスストローブ信号ＲＡＳＸの立ち
下がりエツジで１１ビットのアドレス信号ＡＤＤ。
下がりエツジで１１ビットのアドレス信号ＡＤＤ。
〜ＡＤＤ、。をラッチし、次いでコラムアドレスストロ
ーブ信号ＣＡＳＸの立ち下がりエツジでラッチされた８
ビットのアドレスＡＤＤ、−ＡＤＤ、に基づき２３ビッ
ト圧縮データＤ（３）を選択出力し、同時に、３ビット
のアドレスＡＤＤ、〜ＡＤＤ、。に基づき１ビットデー
タＤ０を選択出力し、以降、コラムアドレスストローブ
信号ＣＡＳＸの立ち下がりエツジで順次１ビットデータ
Ｄ１〜Ｄ７を出力する。
ーブ信号ＣＡＳＸの立ち下がりエツジでラッチされた８
ビットのアドレスＡＤＤ、−ＡＤＤ、に基づき２３ビッ
ト圧縮データＤ（３）を選択出力し、同時に、３ビット
のアドレスＡＤＤ、〜ＡＤＤ、。に基づき１ビットデー
タＤ０を選択出力し、以降、コラムアドレスストローブ
信号ＣＡＳＸの立ち下がりエツジで順次１ビットデータ
Ｄ１〜Ｄ７を出力する。
第５図の例示では、選択出力された２３ビット圧縮デー
タＤ（３）がフェイルであったものとして、各信号の動
作タイミングが示されている。もし、２３ビット圧縮デ
ータＤ（３）がバスの場合には次の２３ビット圧縮デー
タが選択出力され、最終的に、フェイルしている２３
ビット圧縮データが出力されるまで繰り返され、その後
、１ビットデータＤ。−Ｄ７が順次出力される。第５図
の形態によれば、フェイルしている２Ｎビット圧縮デー
タを構成する１ビットデータのバスまたはフェイルを判
定することにより、フェイル・セルのアドレスを特定す
ることができる。これによって、テストモードを使用し
ない場合に比べて試験時間を短縮することが可能となる
。
タＤ（３）がフェイルであったものとして、各信号の動
作タイミングが示されている。もし、２３ビット圧縮デ
ータＤ（３）がバスの場合には次の２３ビット圧縮デー
タが選択出力され、最終的に、フェイルしている２３
ビット圧縮データが出力されるまで繰り返され、その後
、１ビットデータＤ。−Ｄ７が順次出力される。第５図
の形態によれば、フェイルしている２Ｎビット圧縮デー
タを構成する１ビットデータのバスまたはフェイルを判
定することにより、フェイル・セルのアドレスを特定す
ることができる。これによって、テストモードを使用し
ない場合に比べて試験時間を短縮することが可能となる
。
なお、第４図の動作タイミング図では２Ｎビット圧縮デ
ータＤ。（０〜［１，（＋） の出力に先立ち２３ビッ
ト圧縮データＤ（３）を出力するように構成したが、こ
れは、本発明の要旨からも明らかなように２３ビット圧
縮データＤ（３）は必ずしも出力させる必要はない。
ータＤ。（０〜［１，（＋） の出力に先立ち２３ビッ
ト圧縮データＤ（３）を出力するように構成したが、こ
れは、本発明の要旨からも明らかなように２３ビット圧
縮データＤ（３）は必ずしも出力させる必要はない。
以上説明したように本発明によれば、冗長機能により２
Ｎビット中２Ｘビット 〈２°〈２Ｎ）のデータを圧縮
して出力し、該２Ｍビット圧縮データのバスまたはフェ
イルを判定することにより、冗長セルのアドレスを検出
することができる。
Ｎビット中２Ｘビット 〈２°〈２Ｎ）のデータを圧縮
して出力し、該２Ｍビット圧縮データのバスまたはフェ
イルを判定することにより、冗長セルのアドレスを検出
することができる。
また、２０ビット圧縮データ出力に続いて２９ビットの
データを１ビットずつ出力し、各データのバスまたはフ
ェイルを判定することにより、テストモード時において
もフェイル・セルのアドレスを検出でき、ノーマルモー
ド・リード時に比べて短時間で不良解析を行うことが可
能となる。
データを１ビットずつ出力し、各データのバスまたはフ
ェイルを判定することにより、テストモード時において
もフェイル・セルのアドレスを検出でき、ノーマルモー
ド・リード時に比べて短時間で不良解析を行うことが可
能となる。
第１図（ａ）および（ｂ）は本発明による半導体メモリ
装置の原理図、 第２図は本発明の一実施例としての半導体メモリ装置に
おける主要部の構成を示す回路図、第３図は第２図にお
ける各トランジスタのゲート信号を発生する回路の一例
を示す回路図、第４図は第２図回路のテストモード時に
おける動作の一例を示すタイミング図、 第５図は第２図回路のテストモード時における動作の他
の例を示すタイミング図、 第６図は従来形におけるテストモード時の動作を示すタ
イミング図、 である。 （符号の説明） １・・・冗長手段、 ２・・・データ出力手段、 ３・・・データ出力手段、 Ｃ３・・・制御信号。 第 図
装置の原理図、 第２図は本発明の一実施例としての半導体メモリ装置に
おける主要部の構成を示す回路図、第３図は第２図にお
ける各トランジスタのゲート信号を発生する回路の一例
を示す回路図、第４図は第２図回路のテストモード時に
おける動作の一例を示すタイミング図、 第５図は第２図回路のテストモード時における動作の他
の例を示すタイミング図、 第６図は従来形におけるテストモード時の動作を示すタ
イミング図、 である。 （符号の説明） １・・・冗長手段、 ２・・・データ出力手段、 ３・・・データ出力手段、 Ｃ３・・・制御信号。 第 図
Claims (1)
- 【特許請求の範囲】 １、テストモード時にＮビットアドレス縮退による２＾
Ｎビット圧縮データの入出力を行う半導体メモリ装置で
あって、 前記２＾Ｎビット中２＾Ｍビットのデータを同時に置換
する冗長手段（１）と、 前記２＾Ｍビットのデータを圧縮し該２＾Ｍビット圧縮
データを制御信号（ＣＳ）に応答して２＾Ｌ回、ただし
２＾Ｎ＝２＾Ｍ・２＾Ｌ、 連続して出力する手段（２）とを具備し、 該出力された２＾Ｍビット圧縮データのバスまたはフェ
イルをテストモード機能を用いて判定するようにしたこ
とを特徴とする半導体メモリ装置。 ２、テストモード時にＮビットアドレス縮退による２＾
Ｎビット圧縮データの入出力を行う半導体メモリ装置で
あって、 前記２＾Ｎビット圧縮データを構成する２＾Ｎビットの
データを制御信号（ＣＳ）に応答して１ビットずつ２＾
Ｎ回連続して出力する手段（３）を具備し、テストモー
ド機能を用いて前記２＾Ｎビット圧縮データのバスまた
はフェイルを判定し、該判定結果がフェイルの場合に前
記データ出力手段を機能させ、出力された１ビット単位
のデータのバスまたはフェイルをテストモード機能によ
り判定するようにしたことを特徴とする半導体メモリ装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171283A JP2780354B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体メモリ装置 |
| US07/553,027 US5148398A (en) | 1989-07-04 | 1990-07-03 | Semiconductor memory device with built-in test circuit and method for testing the same |
| KR1019900010074A KR930009543B1 (ko) | 1989-07-04 | 1990-07-04 | 빌트-인 테스트(built-in test)회로를 갖는 반도체 기억장치 및 테스트방법 |
| EP90307314A EP0407173B1 (en) | 1989-07-04 | 1990-07-04 | Semiconductor memory device |
| DE69022310T DE69022310T2 (de) | 1989-07-04 | 1990-07-04 | Halbleiterspeichergerät. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1171283A JP2780354B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0337900A true JPH0337900A (ja) | 1991-02-19 |
| JP2780354B2 JP2780354B2 (ja) | 1998-07-30 |
Family
ID=15920453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1171283A Expired - Fee Related JP2780354B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5148398A (ja) |
| EP (1) | EP0407173B1 (ja) |
| JP (1) | JP2780354B2 (ja) |
| KR (1) | KR930009543B1 (ja) |
| DE (1) | DE69022310T2 (ja) |
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| US7903484B2 (en) | 2008-01-30 | 2011-03-08 | Fujitsu Semiconductor Limited | Semiconductor memory and manufacturing method thereof |
| US8050121B2 (en) | 2008-03-19 | 2011-11-01 | Fujitsu Semiconductor Limited | Semiconductor memory, system, operating method of semiconductor memory, and manufacturing method of semiconductor memory |
| JP2012022750A (ja) * | 2010-07-15 | 2012-02-02 | Lapis Semiconductor Co Ltd | 半導体メモリのテスト回路 |
| US9266986B2 (en) | 2004-04-13 | 2016-02-23 | Daikin Industries, Ltd. | Chlorotrifluoroethylene copolymer |
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| JP2957284B2 (ja) * | 1990-12-22 | 1999-10-04 | 富士通株式会社 | 半導体回路 |
| US5361227A (en) * | 1991-12-19 | 1994-11-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| US6781895B1 (en) * | 1991-12-19 | 2004-08-24 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
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-
1989
- 1989-07-04 JP JP1171283A patent/JP2780354B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-03 US US07/553,027 patent/US5148398A/en not_active Expired - Lifetime
- 1990-07-04 EP EP90307314A patent/EP0407173B1/en not_active Expired - Lifetime
- 1990-07-04 DE DE69022310T patent/DE69022310T2/de not_active Expired - Fee Related
- 1990-07-04 KR KR1019900010074A patent/KR930009543B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0407173B1 (en) | 1995-09-13 |
| DE69022310D1 (de) | 1995-10-19 |
| EP0407173A3 (en) | 1992-01-08 |
| KR930009543B1 (ko) | 1993-10-06 |
| US5148398A (en) | 1992-09-15 |
| KR910003679A (ko) | 1991-02-28 |
| JP2780354B2 (ja) | 1998-07-30 |
| DE69022310T2 (de) | 1996-02-22 |
| EP0407173A2 (en) | 1991-01-09 |
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