JPH0337900A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- 238000012360 testing method Methods 0.000 claims abstract description 47
- 230000006835 compression Effects 0.000 abstract 7
- 238000007906 compression Methods 0.000 abstract 7
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 230000007850 degeneration Effects 0.000 description 3
- 238000013144 data compression Methods 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
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- 238000005516 engineering process Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体メモリ装置、特に、テストモード時にNビットア
ドレス縮退による2′1 ビット圧縮データの入出力を
行う半導体メモリ装置に関し、冗長セルのアドレスを検
出すると共に、フェイル・セルのアドレスを検出し、ひ
いては試験時間を短縮することを目的とし、 ■2Mビット中2°ビットのデータを同時に置換する冗
長手段と、前記2’ビットのデータを圧縮し該2′ビッ
ト圧縮データを制御信号に応答して2L回(2’ =2
’ ・2L)連続して出力する手段とを具備し、該出
力された21′1 ビット圧縮データのバスまたはフェ
イルをテストモード機能を用いて判定するように構成し
、または、■2″ ビット圧縮データを構成する2Nビ
ットのデータを制御信号に応答して1ビットずつ28回
連続して出力する手段を具備し、テストモード機能を用
いて前記28ビット圧縮データのバスまたはフェイルを
判定し、該判定結果がフェイルの場合に前記データ出力
手段を機能させ、出力されたlビット単位のデータのバ
スまたはフェイルをテストモード機能により判定するよ
うに構成する。
ドレス縮退による2′1 ビット圧縮データの入出力を
行う半導体メモリ装置に関し、冗長セルのアドレスを検
出すると共に、フェイル・セルのアドレスを検出し、ひ
いては試験時間を短縮することを目的とし、 ■2Mビット中2°ビットのデータを同時に置換する冗
長手段と、前記2’ビットのデータを圧縮し該2′ビッ
ト圧縮データを制御信号に応答して2L回(2’ =2
’ ・2L)連続して出力する手段とを具備し、該出
力された21′1 ビット圧縮データのバスまたはフェ
イルをテストモード機能を用いて判定するように構成し
、または、■2″ ビット圧縮データを構成する2Nビ
ットのデータを制御信号に応答して1ビットずつ28回
連続して出力する手段を具備し、テストモード機能を用
いて前記28ビット圧縮データのバスまたはフェイルを
判定し、該判定結果がフェイルの場合に前記データ出力
手段を機能させ、出力されたlビット単位のデータのバ
スまたはフェイルをテストモード機能により判定するよ
うに構成する。
本発明は、半導体メモリ装置に関し、特に、テストモー
ド時にNビットアドレス縮退による22ビット圧縮デー
タの入出力を行う半導体メモリ装置に関する。
ド時にNビットアドレス縮退による22ビット圧縮デー
タの入出力を行う半導体メモリ装置に関する。
近年、半導体メモリ装置の大容量化に伴い、冗長用セル
においてもビット容量が増大してきており、そのため、
冗長用セルの効率的な使用方法が望まれている。また、
テスト時間の増大も問題となっており、Nビットアドレ
ス縮退による2″ ビット圧縮データ出力を行うテスト
モード機能が半導体メモリ装置に付加されるようになっ
てきた。
においてもビット容量が増大してきており、そのため、
冗長用セルの効率的な使用方法が望まれている。また、
テスト時間の増大も問題となっており、Nビットアドレ
ス縮退による2″ ビット圧縮データ出力を行うテスト
モード機能が半導体メモリ装置に付加されるようになっ
てきた。
第6図には従来形におけるテストモード時の動作タイミ
ングが示される。
ングが示される。
まずテストモード・エントリーサイクルでは、入力端子
スーパー・ボルテージ・エン) IJ−やWCBRエン
トリー、あるいは第3図に示されるようなWCBRアド
レス・ロジック・エントリー等の方法により、テストモ
ードに入る。次のテストモード・ライトサイクルでは2
″ ビットのセルに同時にデータを書き込み、テストモ
ード・ノーマルリードサイクルでは28ビットのデータ
を圧縮して一度に読み出す。データ圧縮方法としては下
記の方式がある。
スーパー・ボルテージ・エン) IJ−やWCBRエン
トリー、あるいは第3図に示されるようなWCBRアド
レス・ロジック・エントリー等の方法により、テストモ
ードに入る。次のテストモード・ライトサイクルでは2
″ ビットのセルに同時にデータを書き込み、テストモ
ード・ノーマルリードサイクルでは28ビットのデータ
を圧縮して一度に読み出す。データ圧縮方法としては下
記の方式がある。
A、 O・1方式
この方式では、2Mビットデータのすべてのビットが一
致した時にrl」が出力され、1ビットでもフェイル(
Fail) した時は「0」が出力される。
致した時にrl」が出力され、1ビットでもフェイル(
Fail) した時は「0」が出力される。
8、 0・1・Z方式
この方式では、2Mビットデータのすべてのビットが「
0」の時に「0」が出力され、20ビットデータのすべ
てのビットが「12の時は「1」が出力され、1ビット
でもフェイルした場合には出力は高インピーダンス(Z
)状態すなわちフローティング状態となる。
0」の時に「0」が出力され、20ビットデータのすべ
てのビットが「12の時は「1」が出力され、1ビット
でもフェイルした場合には出力は高インピーダンス(Z
)状態すなわちフローティング状態となる。
また、第6図に示されるようにテストモード・ページリ
ードサイクルでは、行選択線で選択されたセルのすべて
のデータが2Mビット圧縮データとして一度に読み出さ
れる。これによって、より一層高速のデータ読み出しお
よび書き込みを行い、試験時間の短縮化を図っている。
ードサイクルでは、行選択線で選択されたセルのすべて
のデータが2Mビット圧縮データとして一度に読み出さ
れる。これによって、より一層高速のデータ読み出しお
よび書き込みを行い、試験時間の短縮化を図っている。
〔発明が解決しようとする課題)
上述した従来形のテスト方式ては、テストモードがNビ
ットアドレス縮退による2ゞビノト圧縮データで、冗長
機能により同時に置換されるデータが上記2Mビット中
2’ビット(2’>2°〉の場合、2Nビット圧縮デー
タ・テストモードでは、2L組ある2’ ビットのうち
どのセルを冗長すればよいか分からないという欠点があ
る。
ットアドレス縮退による2ゞビノト圧縮データで、冗長
機能により同時に置換されるデータが上記2Mビット中
2’ビット(2’>2°〉の場合、2Nビット圧縮デー
タ・テストモードでは、2L組ある2’ ビットのうち
どのセルを冗長すればよいか分からないという欠点があ
る。
また、2″ ビット圧縮データ・テストモードでは、テ
ストを28回行う゛ろ要があるため、それに応じて試験
時間も多大にかかるという不都合が生じる。
ストを28回行う゛ろ要があるため、それに応じて試験
時間も多大にかかるという不都合が生じる。
さらに、圧縮データ・テストモードでは、短時間に全ビ
ットのチエツクは可能であるが、フェイルが生じた場合
、2″ ビットのうちどのビットがフェイルしたか分か
らず、テストモードのみのチエツクでは不良解析に不都
合をきたし、好ましくない。
ットのチエツクは可能であるが、フェイルが生じた場合
、2″ ビットのうちどのビットがフェイルしたか分か
らず、テストモードのみのチエツクでは不良解析に不都
合をきたし、好ましくない。
本発明は、上述した従来技術における課題に鑑み創作さ
れたもので、冗長セルのアドレスを検出すると共に、フ
ェイル・セルのアドレスを検出し、ひいては試験時間を
短縮することができる半導体メモリ装置を提供すること
を目的としている。
れたもので、冗長セルのアドレスを検出すると共に、フ
ェイル・セルのアドレスを検出し、ひいては試験時間を
短縮することができる半導体メモリ装置を提供すること
を目的としている。
本発明による半導体メモリ装置は、その一形態として第
1図(a) に示されるように、テストモード時にNビ
ットアドレス縮退による21′ ビット圧縮データの入
出力を行う半導体メモリ装置を前提とし、前記2Nビッ
ト中2Mビットのデータを同時に置換する冗長手段1と
、前記2Mビットのデータを圧縮し該2Mビット圧縮デ
ータを制御信号C5に応答して2L回、ただし2N=2
′4 ・2L、連続して出力する手段2とを具備し、該
出力された2Mビット圧縮データのバスまたはフェイル
をテストモード機能を用いて判定するようにしたことを
特徴とする。
1図(a) に示されるように、テストモード時にNビ
ットアドレス縮退による21′ ビット圧縮データの入
出力を行う半導体メモリ装置を前提とし、前記2Nビッ
ト中2Mビットのデータを同時に置換する冗長手段1と
、前記2Mビットのデータを圧縮し該2Mビット圧縮デ
ータを制御信号C5に応答して2L回、ただし2N=2
′4 ・2L、連続して出力する手段2とを具備し、該
出力された2Mビット圧縮データのバスまたはフェイル
をテストモード機能を用いて判定するようにしたことを
特徴とする。
また他の形態によれば、同図(b) に示されるように
、テストモード時にNビットアドレス縮退による29ビ
ット圧縮データの入出力を行う半導体メモリ装置であっ
て、前記2Nビット圧縮データを構成する2Nビットの
データを制御信号C3に応答して1ビットずつ28回連
続して出力する手段3を具備し、テストモード機能を用
いて前記2Nビット圧縮データのバスまたはフェイルを
判定し、該判定結果がフェイルの場合に前記データ出力
手段を機能させ、出力された1ビ7)単位のデータのバ
スまたはフェイルをテストモード機能により判定するよ
うにしたことを特徴とする半導体メモリ装置が提供され
る。
、テストモード時にNビットアドレス縮退による29ビ
ット圧縮データの入出力を行う半導体メモリ装置であっ
て、前記2Nビット圧縮データを構成する2Nビットの
データを制御信号C3に応答して1ビットずつ28回連
続して出力する手段3を具備し、テストモード機能を用
いて前記2Nビット圧縮データのバスまたはフェイルを
判定し、該判定結果がフェイルの場合に前記データ出力
手段を機能させ、出力された1ビ7)単位のデータのバ
スまたはフェイルをテストモード機能により判定するよ
うにしたことを特徴とする半導体メモリ装置が提供され
る。
第1図(a)では、冗長手段1により置換されそしてデ
ータ出力手段2により圧縮および出力された2Mビット
圧縮データのバス(pass)またはフェイル(Fai
l)を判定することにより、冗長セルのアドレスを検出
(特定)することが可能となる。
ータ出力手段2により圧縮および出力された2Mビット
圧縮データのバス(pass)またはフェイル(Fai
l)を判定することにより、冗長セルのアドレスを検出
(特定)することが可能となる。
また第1図(b)では、まず2Nビット圧縮データのバ
スまたはフェイルを判定し、フェイルの場合に該2Mビ
ット圧縮データを構成する1ビットデータを制御信号C
3に応答して順次出力し、各データのバスまたはフェイ
ルを判定することにより、フェイル・セルのアドレスを
検出(特定)することが可能となる。これによって、テ
ストモードを使用しない場合に比べて試験時間を短縮す
ることができる。
スまたはフェイルを判定し、フェイルの場合に該2Mビ
ット圧縮データを構成する1ビットデータを制御信号C
3に応答して順次出力し、各データのバスまたはフェイ
ルを判定することにより、フェイル・セルのアドレスを
検出(特定)することが可能となる。これによって、テ
ストモードを使用しない場合に比べて試験時間を短縮す
ることができる。
なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
第2図には本発明の一実施例としての半導体メモリ装置
にお)する主要部、すなわちデータ入出力部の回路構成
が示される。
にお)する主要部、すなわちデータ入出力部の回路構成
が示される。
同図において、11.〜117はセルアレイからの読み
出しデータを増幅するデータ増幅器(データラッチ)、
12o〜127 は外部から人力された書き込みデータ
を増幅する書き込み増幅器(ライトアンプ)を示す。デ
ータラッチ11.) (il 、)およびライトアンプ
12o(12→は、1対のnチャネルトランジスタ13
.、14o(13,、14,)を介してそれぞれデータ
線OL、相補データ線DLX iこ接続されると共に、
ナントゲート15oの一方(他方)の入力端およびナン
ドデーN5+ の一方(他方)の入力端に接続されてい
る。また、データラッチ112(113)およびライト
アンプ12□(123)は、1対のnチャネルトランジ
スタ132.142 (13,、14,)を介してそれ
ぞれデータ線OL、相補データ線DLXに接続されると
共に、ナントゲー目52の一方(他方)の入力端および
ナントゲート153の一方(他方)の入力端に接続され
ている。
出しデータを増幅するデータ増幅器(データラッチ)、
12o〜127 は外部から人力された書き込みデータ
を増幅する書き込み増幅器(ライトアンプ)を示す。デ
ータラッチ11.) (il 、)およびライトアンプ
12o(12→は、1対のnチャネルトランジスタ13
.、14o(13,、14,)を介してそれぞれデータ
線OL、相補データ線DLX iこ接続されると共に、
ナントゲート15oの一方(他方)の入力端およびナン
ドデーN5+ の一方(他方)の入力端に接続されてい
る。また、データラッチ112(113)およびライト
アンプ12□(123)は、1対のnチャネルトランジ
スタ132.142 (13,、14,)を介してそれ
ぞれデータ線OL、相補データ線DLXに接続されると
共に、ナントゲー目52の一方(他方)の入力端および
ナントゲート153の一方(他方)の入力端に接続され
ている。
同様に、データラッチ11.(115)およびライトア
ンプ12.(125)は、1対のnチャネルトランジス
タ13、、14. (135,14,)を介してそれぞ
れデータ線OL。
ンプ12.(125)は、1対のnチャネルトランジス
タ13、、14. (135,14,)を介してそれぞ
れデータ線OL。
相補データ線DLX に接続されると共に、ナンドゲー
)154の一方(他方)の入力端およびナンドケ) 1
5sの一方(他方)の入力端に接続されている。また、
データラッチ116(11,)およびライトアンプ12
6(t27)は、1対のnチャネルトランジスタ136
、146(137,14,)を介してそれぞれデータ線
OL。
)154の一方(他方)の入力端およびナンドケ) 1
5sの一方(他方)の入力端に接続されている。また、
データラッチ116(11,)およびライトアンプ12
6(t27)は、1対のnチャネルトランジスタ136
、146(137,14,)を介してそれぞれデータ線
OL。
相補データ線DLXに接続されると共に、ナンドゲ)
156の一方(他方)の入力端およびナントゲート!5
.の一方(他方)の入力端に接続されている。
156の一方(他方)の入力端およびナントゲート!5
.の一方(他方)の入力端に接続されている。
ナンドゲー)15o−157の各出力端はそれぞれイン
バータ16o、 LL、・・・・・・、167を介して
nチャネルトランジスタ17゜、 17.、・・・・・
・、177の各ソース(ドレイン)に接続されている。
バータ16o、 LL、・・・・・・、167を介して
nチャネルトランジスタ17゜、 17.、・・・・・
・、177の各ソース(ドレイン)に接続されている。
また、インバータ16o。
16□、16.および166の出力端はナントゲート2
1の入力端に接続され、インバータ16.、163.1
6sおよび167の出力端はナントゲート31の入力端
に接続されている。ナントゲート21および31の出力
端はそれぞれインバータ22.32を介してnチャネル
トランジスタ23.33の各ソース(ドレイン)に接続
されている。トランジスタ17(1,172,174,
17gおよび23の各ドレイン(ソース)はインバータ
24の入力端およびインバータ25の出力端と入力端子
DINに接続され、トランジスタ17.、17.、17
5.171および33の各ドレイン(ソース)はインバ
ータ34の入力端およびインバータ35の出力端と入力
端子Doに接続されている。
1の入力端に接続され、インバータ16.、163.1
6sおよび167の出力端はナントゲート31の入力端
に接続されている。ナントゲート21および31の出力
端はそれぞれインバータ22.32を介してnチャネル
トランジスタ23.33の各ソース(ドレイン)に接続
されている。トランジスタ17(1,172,174,
17gおよび23の各ドレイン(ソース)はインバータ
24の入力端およびインバータ25の出力端と入力端子
DINに接続され、トランジスタ17.、17.、17
5.171および33の各ドレイン(ソース)はインバ
ータ34の入力端およびインバータ35の出力端と入力
端子Doに接続されている。
インバータ24の出力端は、インバータ25の入力端に
接続されると共に、インバータ26を介してnチャネル
トランジスタ27のゲートに接続され、−方、インバー
タ34の出力端は、インバータ35の入力端に接続され
ると共に、インバータ36を介してnチャネルトランジ
スタ37のゲートに接続されている。トランジスタ27
のドレイン(ソース〉は高電位の電源ラインVccに接
続され、ソース(ドレイン)は出力端子り。t17に接
続されている。また、トランジスタ37のドレイン(ソ
ース)は出力端子I)outに接続され、ソース(ドレ
イン)は低電位の電源ラインVssに接続されている。
接続されると共に、インバータ26を介してnチャネル
トランジスタ27のゲートに接続され、−方、インバー
タ34の出力端は、インバータ35の入力端に接続され
ると共に、インバータ36を介してnチャネルトランジ
スタ37のゲートに接続されている。トランジスタ27
のドレイン(ソース〉は高電位の電源ラインVccに接
続され、ソース(ドレイン)は出力端子り。t17に接
続されている。また、トランジスタ37のドレイン(ソ
ース)は出力端子I)outに接続され、ソース(ドレ
イン)は低電位の電源ラインVssに接続されている。
トランジスタ13o、 14o=13−、14.の各対
のゲートにはそれぞれゲート信号d。−G7が印加され
、同様にトランジスタ17゜、17.〜176、17.
の各対のゲートにはそれぞれゲート信号eo%e3が印
加され、またトランジスタ23および33の各ゲートに
はゲート信号f、が印加される。
のゲートにはそれぞれゲート信号d。−G7が印加され
、同様にトランジスタ17゜、17.〜176、17.
の各対のゲートにはそれぞれゲート信号eo%e3が印
加され、またトランジスタ23および33の各ゲートに
はゲート信号f、が印加される。
第3図に各ゲート信号を発生する回路の一構成例が示さ
れる。
れる。
図中、CはWCBRアドレス・ロジック制御回路であっ
て、アクティブ・ローのライト・イネーブル信号WEX
、ロウアドレスストローブ信号RAsXおよびコラム
アドレスストローブ信号CASXと11ビットのアドレ
ス信号ADDo=ADD+o に応答してイネーブル信
号SεItsε2+Sε、と2ビットのアドレス信号A
I (ADDa、 ADD9)および3ビットのアド
レス信号A 、 (ADD、〜ADD +。)を出力す
る。G1はゲート信号発生回路であって、基本的には、
イネーブル信号SE、が所定レベルにある時、コラムア
ドレスストローブ信号[’ASXの立ち下がりエツジで
活性化されてゲート信号foを発生する。ゲート信号発
生回路G1 は後述の制御信号EまたはDに応答してゲ
ート信号「。を発生することもできる。ゲート信号f。
て、アクティブ・ローのライト・イネーブル信号WEX
、ロウアドレスストローブ信号RAsXおよびコラム
アドレスストローブ信号CASXと11ビットのアドレ
ス信号ADDo=ADD+o に応答してイネーブル信
号SεItsε2+Sε、と2ビットのアドレス信号A
I (ADDa、 ADD9)および3ビットのアド
レス信号A 、 (ADD、〜ADD +。)を出力す
る。G1はゲート信号発生回路であって、基本的には、
イネーブル信号SE、が所定レベルにある時、コラムア
ドレスストローブ信号[’ASXの立ち下がりエツジで
活性化されてゲート信号foを発生する。ゲート信号発
生回路G1 は後述の制御信号EまたはDに応答してゲ
ート信号「。を発生することもできる。ゲート信号f。
の発生後、制御信号Fが出力される。
また、G2はゲート信号発生回路であって、イネーブル
信号SE2が所定レベルにある時、制御信号Fとアドレ
ス信号A1に応答し、コラムアドレスストローブ信号C
ASXの立ち下がりエツジで活性化されてゲート信号e
o〜e、を順次発生する。
信号SE2が所定レベルにある時、制御信号Fとアドレ
ス信号A1に応答し、コラムアドレスストローブ信号C
ASXの立ち下がりエツジで活性化されてゲート信号e
o〜e、を順次発生する。
最終のゲート信号e、の発生後、制御信号Eが出力され
る。同様にG3はゲート信号発生回路であって、イネー
ブル信号SE3が所定レベルにある時、制御信号Fとア
ドレス信号A2に応答し、コラムアドレスストローブ信
号CASXの立ち下がりエツジで活性化されてゲート信
号d。−d、を順次発生する。最終のゲート信号d7の
発生後、制御信号りが出力される。なお、ゲート信号発
生回路G1−G3は互いに同時には活性化されない。
る。同様にG3はゲート信号発生回路であって、イネー
ブル信号SE3が所定レベルにある時、制御信号Fとア
ドレス信号A2に応答し、コラムアドレスストローブ信
号CASXの立ち下がりエツジで活性化されてゲート信
号d。−d、を順次発生する。最終のゲート信号d7の
発生後、制御信号りが出力される。なお、ゲート信号発
生回路G1−G3は互いに同時には活性化されない。
本実施例の構成では、各ゲート信号をそれぞれ対応する
トランジスタに適宜印加することにより以下の3つの形
態のデータ出力が行われる。
トランジスタに適宜印加することにより以下の3つの形
態のデータ出力が行われる。
■ゲート信号f0により、3ビットアドレス縮退による
23ビット圧縮データ(以下D(3)で表す)を出力す
ることができる。この場合、ゲート信号f。が”H″ル
ベル時にトランジスタ23および33がそれぞれオン状
態となり、23ビット圧縮データD(3)が出力される
。
23ビット圧縮データ(以下D(3)で表す)を出力す
ることができる。この場合、ゲート信号f。が”H″ル
ベル時にトランジスタ23および33がそれぞれオン状
態となり、23ビット圧縮データD(3)が出力される
。
■ゲート信号00〜e、により、2′ビット圧縮データ
(以下り。(+)〜Q、(+)で表す)を0・1・Z方
式で22回連続して出力することができる。
(以下り。(+)〜Q、(+)で表す)を0・1・Z方
式で22回連続して出力することができる。
この場合、2ビットのアドレスADD、およびADD、
に基づきゲート信号e。〜e3をそれぞれ順次”H″゛
レベルにすると、それぞれ対応する1対のトランジスタ
17゜、17I 〜176、177が順次オン状態とな
り、それぞれ対応する2Nビット圧縮データD。(1)
D、(+> 、 0.H) 、 D3(+) が順次出
力される。
に基づきゲート信号e。〜e3をそれぞれ順次”H″゛
レベルにすると、それぞれ対応する1対のトランジスタ
17゜、17I 〜176、177が順次オン状態とな
り、それぞれ対応する2Nビット圧縮データD。(1)
D、(+> 、 0.H) 、 D3(+) が順次出
力される。
■ゲート信号d、−d、によ;つ、23ビットのデータ
(以下00〜口、で表す)をデータ圧縮を行わないで1
ビットずつ出力することができる。この場合、3ビット
のアドレスADD、〜ADD、、に基づきゲート信号d
0〜d、をそれぞれ順次“H”レベルにすると、それぞ
れ対応する1対のトランジスタ13o、14a 〜13
..14ffが順次オン状態となり、それぞれ対応する
1ビットデータD。、Dl、・・・・・・D、が順次出
力される。
(以下00〜口、で表す)をデータ圧縮を行わないで1
ビットずつ出力することができる。この場合、3ビット
のアドレスADD、〜ADD、、に基づきゲート信号d
0〜d、をそれぞれ順次“H”レベルにすると、それぞ
れ対応する1対のトランジスタ13o、14a 〜13
..14ffが順次オン状態となり、それぞれ対応する
1ビットデータD。、Dl、・・・・・・D、が順次出
力される。
第4図には第2図回路のテストモード時における動作タ
イミングの一例が示される。図示の例では上述したのお
よび■の出力形態が併用されている。
イミングの一例が示される。図示の例では上述したのお
よび■の出力形態が併用されている。
すなわち、ロウアドレスストローブ信号RASXの立ち
下がりエツジで11ビットのアドレス信号ADD0〜A
DD 、。をラッチし、次いでコラムアドレスストロー
ブ信号CASXの立ち下がりエツジでラッチされた8ビ
ットのアドレスADD0〜ADD、に基づき23ビット
圧縮データD(3)を選択出力し、同時に、2ビットの
アドレスADD8およびへ〇〇、に基づき21 ビット
圧縮データ0゜(0を選択出力し、以降、コラムアドレ
スストローブ信号CASXの立ち下がりエツジで順次2
′ ビット圧縮データD1 (1)〜03(+) を
出力する。
下がりエツジで11ビットのアドレス信号ADD0〜A
DD 、。をラッチし、次いでコラムアドレスストロー
ブ信号CASXの立ち下がりエツジでラッチされた8ビ
ットのアドレスADD0〜ADD、に基づき23ビット
圧縮データD(3)を選択出力し、同時に、2ビットの
アドレスADD8およびへ〇〇、に基づき21 ビット
圧縮データ0゜(0を選択出力し、以降、コラムアドレ
スストローブ信号CASXの立ち下がりエツジで順次2
′ ビット圧縮データD1 (1)〜03(+) を
出力する。
従って、2′ビット圧縮データD0(+)〜[1,(1
)のそれぞれのバスまたはフェイルを判定することによ
り、冗長すべきセルのアドレスを特定することができる
。
)のそれぞれのバスまたはフェイルを判定することによ
り、冗長すべきセルのアドレスを特定することができる
。
また、第5図にはテストモード時における動作タイミン
グの他の例が示される。図示の例では上述したのおよび
■の出力形態が併用されている。
グの他の例が示される。図示の例では上述したのおよび
■の出力形態が併用されている。
この場合、ロウアドレスストローブ信号RASXの立ち
下がりエツジで11ビットのアドレス信号ADD。
下がりエツジで11ビットのアドレス信号ADD。
〜ADD、。をラッチし、次いでコラムアドレスストロ
ーブ信号CASXの立ち下がりエツジでラッチされた8
ビットのアドレスADD、−ADD、に基づき23ビッ
ト圧縮データD(3)を選択出力し、同時に、3ビット
のアドレスADD、〜ADD、。に基づき1ビットデー
タD0を選択出力し、以降、コラムアドレスストローブ
信号CASXの立ち下がりエツジで順次1ビットデータ
D1〜D7を出力する。
ーブ信号CASXの立ち下がりエツジでラッチされた8
ビットのアドレスADD、−ADD、に基づき23ビッ
ト圧縮データD(3)を選択出力し、同時に、3ビット
のアドレスADD、〜ADD、。に基づき1ビットデー
タD0を選択出力し、以降、コラムアドレスストローブ
信号CASXの立ち下がりエツジで順次1ビットデータ
D1〜D7を出力する。
第5図の例示では、選択出力された23ビット圧縮デー
タD(3)がフェイルであったものとして、各信号の動
作タイミングが示されている。もし、23ビット圧縮デ
ータD(3)がバスの場合には次の23ビット圧縮デー
タが選択出力され、最終的に、フェイルしている23
ビット圧縮データが出力されるまで繰り返され、その後
、1ビットデータD。−D7が順次出力される。第5図
の形態によれば、フェイルしている2Nビット圧縮デー
タを構成する1ビットデータのバスまたはフェイルを判
定することにより、フェイル・セルのアドレスを特定す
ることができる。これによって、テストモードを使用し
ない場合に比べて試験時間を短縮することが可能となる
。
タD(3)がフェイルであったものとして、各信号の動
作タイミングが示されている。もし、23ビット圧縮デ
ータD(3)がバスの場合には次の23ビット圧縮デー
タが選択出力され、最終的に、フェイルしている23
ビット圧縮データが出力されるまで繰り返され、その後
、1ビットデータD。−D7が順次出力される。第5図
の形態によれば、フェイルしている2Nビット圧縮デー
タを構成する1ビットデータのバスまたはフェイルを判
定することにより、フェイル・セルのアドレスを特定す
ることができる。これによって、テストモードを使用し
ない場合に比べて試験時間を短縮することが可能となる
。
なお、第4図の動作タイミング図では2Nビット圧縮デ
ータD。(0〜[1,(+) の出力に先立ち23ビッ
ト圧縮データD(3)を出力するように構成したが、こ
れは、本発明の要旨からも明らかなように23ビット圧
縮データD(3)は必ずしも出力させる必要はない。
ータD。(0〜[1,(+) の出力に先立ち23ビッ
ト圧縮データD(3)を出力するように構成したが、こ
れは、本発明の要旨からも明らかなように23ビット圧
縮データD(3)は必ずしも出力させる必要はない。
以上説明したように本発明によれば、冗長機能により2
Nビット中2Xビット 〈2°〈2N)のデータを圧縮
して出力し、該2Mビット圧縮データのバスまたはフェ
イルを判定することにより、冗長セルのアドレスを検出
することができる。
Nビット中2Xビット 〈2°〈2N)のデータを圧縮
して出力し、該2Mビット圧縮データのバスまたはフェ
イルを判定することにより、冗長セルのアドレスを検出
することができる。
また、20ビット圧縮データ出力に続いて29ビットの
データを1ビットずつ出力し、各データのバスまたはフ
ェイルを判定することにより、テストモード時において
もフェイル・セルのアドレスを検出でき、ノーマルモー
ド・リード時に比べて短時間で不良解析を行うことが可
能となる。
データを1ビットずつ出力し、各データのバスまたはフ
ェイルを判定することにより、テストモード時において
もフェイル・セルのアドレスを検出でき、ノーマルモー
ド・リード時に比べて短時間で不良解析を行うことが可
能となる。
第1図(a)および(b)は本発明による半導体メモリ
装置の原理図、 第2図は本発明の一実施例としての半導体メモリ装置に
おける主要部の構成を示す回路図、第3図は第2図にお
ける各トランジスタのゲート信号を発生する回路の一例
を示す回路図、第4図は第2図回路のテストモード時に
おける動作の一例を示すタイミング図、 第5図は第2図回路のテストモード時における動作の他
の例を示すタイミング図、 第6図は従来形におけるテストモード時の動作を示すタ
イミング図、 である。 (符号の説明) 1・・・冗長手段、 2・・・データ出力手段、 3・・・データ出力手段、 C3・・・制御信号。 第 図
装置の原理図、 第2図は本発明の一実施例としての半導体メモリ装置に
おける主要部の構成を示す回路図、第3図は第2図にお
ける各トランジスタのゲート信号を発生する回路の一例
を示す回路図、第4図は第2図回路のテストモード時に
おける動作の一例を示すタイミング図、 第5図は第2図回路のテストモード時における動作の他
の例を示すタイミング図、 第6図は従来形におけるテストモード時の動作を示すタ
イミング図、 である。 (符号の説明) 1・・・冗長手段、 2・・・データ出力手段、 3・・・データ出力手段、 C3・・・制御信号。 第 図
Claims (1)
- 【特許請求の範囲】 1、テストモード時にNビットアドレス縮退による2^
Nビット圧縮データの入出力を行う半導体メモリ装置で
あって、 前記2^Nビット中2^Mビットのデータを同時に置換
する冗長手段(1)と、 前記2^Mビットのデータを圧縮し該2^Mビット圧縮
データを制御信号(CS)に応答して2^L回、ただし
2^N=2^M・2^L、 連続して出力する手段(2)とを具備し、 該出力された2^Mビット圧縮データのバスまたはフェ
イルをテストモード機能を用いて判定するようにしたこ
とを特徴とする半導体メモリ装置。 2、テストモード時にNビットアドレス縮退による2^
Nビット圧縮データの入出力を行う半導体メモリ装置で
あって、 前記2^Nビット圧縮データを構成する2^Nビットの
データを制御信号(CS)に応答して1ビットずつ2^
N回連続して出力する手段(3)を具備し、テストモー
ド機能を用いて前記2^Nビット圧縮データのバスまた
はフェイルを判定し、該判定結果がフェイルの場合に前
記データ出力手段を機能させ、出力された1ビット単位
のデータのバスまたはフェイルをテストモード機能によ
り判定するようにしたことを特徴とする半導体メモリ装
置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1171283A JP2780354B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体メモリ装置 |
US07/553,027 US5148398A (en) | 1989-07-04 | 1990-07-03 | Semiconductor memory device with built-in test circuit and method for testing the same |
KR1019900010074A KR930009543B1 (ko) | 1989-07-04 | 1990-07-04 | 빌트-인 테스트(built-in test)회로를 갖는 반도체 기억장치 및 테스트방법 |
EP90307314A EP0407173B1 (en) | 1989-07-04 | 1990-07-04 | Semiconductor memory device |
DE69022310T DE69022310T2 (de) | 1989-07-04 | 1990-07-04 | Halbleiterspeichergerät. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1171283A JP2780354B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0337900A true JPH0337900A (ja) | 1991-02-19 |
JP2780354B2 JP2780354B2 (ja) | 1998-07-30 |
Family
ID=15920453
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1171283A Expired - Fee Related JP2780354B2 (ja) | 1989-07-04 | 1989-07-04 | 半導体メモリ装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5148398A (ja) |
EP (1) | EP0407173B1 (ja) |
JP (1) | JP2780354B2 (ja) |
KR (1) | KR930009543B1 (ja) |
DE (1) | DE69022310T2 (ja) |
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US8050121B2 (en) | 2008-03-19 | 2011-11-01 | Fujitsu Semiconductor Limited | Semiconductor memory, system, operating method of semiconductor memory, and manufacturing method of semiconductor memory |
JP2012022750A (ja) * | 2010-07-15 | 2012-02-02 | Lapis Semiconductor Co Ltd | 半導体メモリのテスト回路 |
US9266986B2 (en) | 2004-04-13 | 2016-02-23 | Daikin Industries, Ltd. | Chlorotrifluoroethylene copolymer |
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-
1989
- 1989-07-04 JP JP1171283A patent/JP2780354B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-03 US US07/553,027 patent/US5148398A/en not_active Expired - Lifetime
- 1990-07-04 EP EP90307314A patent/EP0407173B1/en not_active Expired - Lifetime
- 1990-07-04 DE DE69022310T patent/DE69022310T2/de not_active Expired - Fee Related
- 1990-07-04 KR KR1019900010074A patent/KR930009543B1/ko not_active IP Right Cessation
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EP0407173B1 (en) | 1995-09-13 |
DE69022310D1 (de) | 1995-10-19 |
EP0407173A3 (en) | 1992-01-08 |
KR930009543B1 (ko) | 1993-10-06 |
US5148398A (en) | 1992-09-15 |
KR910003679A (ko) | 1991-02-28 |
JP2780354B2 (ja) | 1998-07-30 |
DE69022310T2 (de) | 1996-02-22 |
EP0407173A2 (en) | 1991-01-09 |
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