JPH0369176B2 - - Google Patents
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- JPH0369176B2 JPH0369176B2 JP59081055A JP8105584A JPH0369176B2 JP H0369176 B2 JPH0369176 B2 JP H0369176B2 JP 59081055 A JP59081055 A JP 59081055A JP 8105584 A JP8105584 A JP 8105584A JP H0369176 B2 JPH0369176 B2 JP H0369176B2
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- 239000010410 layer Substances 0.000 description 30
- 238000010586 diagram Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 7
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- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、３次元半導体装置に係わり、特に２
層以上の活性層を持つＣ−MOS論理回路の配線
構造の改良をはかつた半導体装置に関する。
層以上の活性層を持つＣ−MOS論理回路の配線
構造の改良をはかつた半導体装置に関する。
半導体集積回路では、従来２次元的に素子部を
配列し、素子部の微細化によりその集積度の向上
をはかつていたが、この集積度向上も限界に近く
なつている。そこで最近、レーザアニール及び電
子ビームアニール等の絶縁膜上の半導体単結晶膜
形成技術が進歩してきて、３次元的に素子を配列
することが検討されてきている。このような構造
では、消費電力の観点からＣ−MOS構造が有利
とされている。特に、上下のいずれかにＰ−
MOS、他方にＮ−MOSを重ねた構造で形成する
方法は、一つの層に一種のトランジスタのみ形成
するので、プロセス上も有利である。
配列し、素子部の微細化によりその集積度の向上
をはかつていたが、この集積度向上も限界に近く
なつている。そこで最近、レーザアニール及び電
子ビームアニール等の絶縁膜上の半導体単結晶膜
形成技術が進歩してきて、３次元的に素子を配列
することが検討されてきている。このような構造
では、消費電力の観点からＣ−MOS構造が有利
とされている。特に、上下のいずれかにＰ−
MOS、他方にＮ−MOSを重ねた構造で形成する
方法は、一つの層に一種のトランジスタのみ形成
するので、プロセス上も有利である。
ところで、Ｃ−MOS構造はＮチヤネル及びＰ
チヤネルのトランジスタのゲート接続を必ず持つ
ので、この接続のためには一組のトランジスタに
１つの接続孔が必要である。また、NANDゲー
トを例にとると、直列−トランジスタと並列Ｐ−
トランジスタの接続部に、必ず上下の接続部が発
生する。従つて、NANDゲートでは、合計３個
の上下間接続孔が必要となる。これは、３次元素
子の集積度に大きな影響を与える。
チヤネルのトランジスタのゲート接続を必ず持つ
ので、この接続のためには一組のトランジスタに
１つの接続孔が必要である。また、NANDゲー
トを例にとると、直列−トランジスタと並列Ｐ−
トランジスタの接続部に、必ず上下の接続部が発
生する。従つて、NANDゲートでは、合計３個
の上下間接続孔が必要となる。これは、３次元素
子の集積度に大きな影響を与える。
第１図は２入力NANDゲートを示す回路構成
図であり、図中１，２はＰチヤネルMOSトラン
ジスタ、３，４はＮチヤネルMOSトランジスタ
であり、Ｐ−トランジスタ１，２が例えば上層
に、Ｎ−トランジスタ３，４が下層に形成されて
いる。このような構造では、トランジスタ１，３
の各ゲート同志、トランジスタ２，４の各ゲート
同志及びトランジスタ１，２，３の各ドレイン同
志を上下層間で接続するためのコンタクトホール
（接続孔）が３個必要となる。また、第２図に示
す如く上記２入力のNANDゲートを２個用いた
フリツプフロツプの場合、上下層間の接続のため
のコンタクトホールは６個必要となる。そして、
この上下層間の接続のためのコンタクトホールが
素子の集積度向上を妨げる大きな要因となつてい
る。
図であり、図中１，２はＰチヤネルMOSトラン
ジスタ、３，４はＮチヤネルMOSトランジスタ
であり、Ｐ−トランジスタ１，２が例えば上層
に、Ｎ−トランジスタ３，４が下層に形成されて
いる。このような構造では、トランジスタ１，３
の各ゲート同志、トランジスタ２，４の各ゲート
同志及びトランジスタ１，２，３の各ドレイン同
志を上下層間で接続するためのコンタクトホール
（接続孔）が３個必要となる。また、第２図に示
す如く上記２入力のNANDゲートを２個用いた
フリツプフロツプの場合、上下層間の接続のため
のコンタクトホールは６個必要となる。そして、
この上下層間の接続のためのコンタクトホールが
素子の集積度向上を妨げる大きな要因となつてい
る。
本発明の目的は、３次元半導体装置における上
下層間の接続孔を減らすことができ、集積度の向
上をはかり得る半導体装置を提供することにあ
る。
下層間の接続孔を減らすことができ、集積度の向
上をはかり得る半導体装置を提供することにあ
る。
本発明の骨子は、ゲート回路を複数個用いて論
理回路を構成した時に、Ｎ，Ｐゲート電極対は必
ず前の出力部、即ちＮ，Ｐ−トランジスタのドレ
インの接続部につながつている事実に基づき、後
段のゲート回路に対して前段の出力部が別々に上
下略平行に配線を持つてくることにより、Ｃ−
MOS特有のＮ，Ｐゲート接続の一部を省略する
ことにある。
理回路を構成した時に、Ｎ，Ｐゲート電極対は必
ず前の出力部、即ちＮ，Ｐ−トランジスタのドレ
インの接続部につながつている事実に基づき、後
段のゲート回路に対して前段の出力部が別々に上
下略平行に配線を持つてくることにより、Ｃ−
MOS特有のＮ，Ｐゲート接続の一部を省略する
ことにある。
即ち本発明は、２層構造を有し、１つの層にＰ
チヤネルMOSトランジスタ、他の層にＮチヤネ
ルMOSトランジスタを形成し、上記Ｎ及びＰチ
ヤネルMOSトランジスタの複数個からＣ−MOS
ゲート回路を構成し、このゲート回路を複数個用
いて論理回路を構成した半導体装置において、前
記ゲート回路の入力端をなすゲートと他のゲート
回路の出力端をなすドレインとの接続すべき部分
を同一チヤネルのトランジスタ同志で平面配線に
よりそれぞれ接続し、且つ上記入力端をなす異な
るチヤネルのトランジスタのゲート同志或いはこ
れらに接続された異なるチヤネルのトランジスタ
のドレイン同志の一方を上下層間のコンタクトホ
ールを介して接続するようにしたもである。
チヤネルMOSトランジスタ、他の層にＮチヤネ
ルMOSトランジスタを形成し、上記Ｎ及びＰチ
ヤネルMOSトランジスタの複数個からＣ−MOS
ゲート回路を構成し、このゲート回路を複数個用
いて論理回路を構成した半導体装置において、前
記ゲート回路の入力端をなすゲートと他のゲート
回路の出力端をなすドレインとの接続すべき部分
を同一チヤネルのトランジスタ同志で平面配線に
よりそれぞれ接続し、且つ上記入力端をなす異な
るチヤネルのトランジスタのゲート同志或いはこ
れらに接続された異なるチヤネルのトランジスタ
のドレイン同志の一方を上下層間のコンタクトホ
ールを介して接続するようにしたもである。
本発明によれば、Ｃ−MOSゲート回路を複数
個用いて論理回路を構成した場合、一つのゲート
回路に関してその上下層間のゲート接続を少なく
することができる。例えば、２入力のNANDゲ
ートを複数個用いて論理回路（例えばRSフリツ
プフロツプ）を構成した場合、一つのNANDゲ
ートに関して上記論理回路の入力端となるゲート
の接続を除くと上下層間の接続は１箇所で済む。
また、３入力のNANDゲートを用いた場合も一
つのNANDゲートに関して上下層間のゲート接
続は１箇所で済む。ところが、各Ｃ−MOS毎に
ゲートを接続した場合、２入力NANDで３個、
３入力NANDで４個の層間接続が必要である。
個用いて論理回路を構成した場合、一つのゲート
回路に関してその上下層間のゲート接続を少なく
することができる。例えば、２入力のNANDゲ
ートを複数個用いて論理回路（例えばRSフリツ
プフロツプ）を構成した場合、一つのNANDゲ
ートに関して上記論理回路の入力端となるゲート
の接続を除くと上下層間の接続は１箇所で済む。
また、３入力のNANDゲートを用いた場合も一
つのNANDゲートに関して上下層間のゲート接
続は１箇所で済む。ところが、各Ｃ−MOS毎に
ゲートを接続した場合、２入力NANDで３個、
３入力NANDで４個の層間接続が必要である。
３次元集積回路のような厚い層間絶縁膜を用い
た素子に関しては、層間絶縁の場合の信頼性及び
パターンの余裕度も大きくなることを考慮すれ
ば、このように層間接続を減らすことは、集積度
の向上に極めて有効である。
た素子に関しては、層間絶縁の場合の信頼性及び
パターンの余裕度も大きくなることを考慮すれ
ば、このように層間接続を減らすことは、集積度
の向上に極めて有効である。
第３図は本発明の一実施例に係わる半導体装置
の立体的構成を示す模式図、第４図は上記装置の
回路構成図である。この装置は、２入力の
NANDゲートを２個用いたフリツプフロツプで
あり、上層にＰチヤネルMOSトランジスタ、下
層にＮチヤネルMOSトランジスタが形成されて
いる。図中１０，２０はＰチヤネルMOSトラン
ジスタ、３０，４０はＮチヤネルMOSトランジ
スタであり、これらのトランジスタ１０，〜，４
０から２入力のNANDゲート（第１のゲート回
路）が構成されている。また、５０，６０はＰチ
ヤネルMOSトランジスタ、７０，８０はＮチヤ
ネルMOSトランジスタであり、これらのトラン
ジスタ５０，〜，８０から２入力のNANDゲー
ト（第２のゲート回路）が構成されている。
の立体的構成を示す模式図、第４図は上記装置の
回路構成図である。この装置は、２入力の
NANDゲートを２個用いたフリツプフロツプで
あり、上層にＰチヤネルMOSトランジスタ、下
層にＮチヤネルMOSトランジスタが形成されて
いる。図中１０，２０はＰチヤネルMOSトラン
ジスタ、３０，４０はＮチヤネルMOSトランジ
スタであり、これらのトランジスタ１０，〜，４
０から２入力のNANDゲート（第１のゲート回
路）が構成されている。また、５０，６０はＰチ
ヤネルMOSトランジスタ、７０，８０はＮチヤ
ネルMOSトランジスタであり、これらのトラン
ジスタ５０，〜，８０から２入力のNANDゲー
ト（第２のゲート回路）が構成されている。
ここで、第１のゲート回路に関して上下層間の
接続を必要とする部分は、トランジスタ１０，３
０の各ゲート１１，３１間、トランジスタ２０，
４０の各ゲート２１，４１間及びトランジスタ１
０，２０，３０の各ドレイン１２，２２，３２間
の３箇所である。ゲート１１，３１間及びドレイ
ン１２，２２，３２間は従来と同様にコンタクト
ホールを介して接続されている。これに対し、ゲ
ート２１，４１間は直接的には接続されず、Ｐ−
トランジスタ２０のゲート２１が第２のゲート回
路を構成するＰ−トランジスタ５０，６０の共通
接続されたドレイン５２，６２に平面的に接続さ
れ、Ｎ−トランジスタ４０のゲート４１は第２の
ゲート回路を構成するＮ−トランジスタ７０のド
レイン７２に平面的に接続されている。ここで、
上記平面的な接続とは、同一平面配線層による接
続を意味する。そして、ゲート２１，４１は第２
のゲート回路におけるトランジスタ５０，６０，
７０の各ドレイン５２，６２，７２間の上下層間
接続により間接的に接続されている。
接続を必要とする部分は、トランジスタ１０，３
０の各ゲート１１，３１間、トランジスタ２０，
４０の各ゲート２１，４１間及びトランジスタ１
０，２０，３０の各ドレイン１２，２２，３２間
の３箇所である。ゲート１１，３１間及びドレイ
ン１２，２２，３２間は従来と同様にコンタクト
ホールを介して接続されている。これに対し、ゲ
ート２１，４１間は直接的には接続されず、Ｐ−
トランジスタ２０のゲート２１が第２のゲート回
路を構成するＰ−トランジスタ５０，６０の共通
接続されたドレイン５２，６２に平面的に接続さ
れ、Ｎ−トランジスタ４０のゲート４１は第２の
ゲート回路を構成するＮ−トランジスタ７０のド
レイン７２に平面的に接続されている。ここで、
上記平面的な接続とは、同一平面配線層による接
続を意味する。そして、ゲート２１，４１は第２
のゲート回路におけるトランジスタ５０，６０，
７０の各ドレイン５２，６２，７２間の上下層間
接続により間接的に接続されている。
一方、第２のゲート回路に関しては、トランジ
スタ５０，８０の各ゲート５１，８１間及びトラ
ンジスタ５０，６０，７０の各ドレイン５２，６
２，７２間が従来と同様に上下層間のコンタクト
ホールにより接続されている。これに対し、トラ
ンジスタ６０，７０の各ゲート６１，７１間は直
接接続されることなく、ゲート６１は前記第１の
ゲート回路を構成するＰ−トランジスタ１０，２
０の共通接続されたドレイン１２，２２に平面的
に接続され、ゲート７１は第１のゲート回路を構
成するＮ−トランジスタ３０のドレイン３２に平
面的に接続されている。ここで、上記各ドレイン
１２，２２，３２は上下層間のコンタクトホール
により接続されているので、上記ゲート６１，７
１は間接的に接続されることになる。
スタ５０，８０の各ゲート５１，８１間及びトラ
ンジスタ５０，６０，７０の各ドレイン５２，６
２，７２間が従来と同様に上下層間のコンタクト
ホールにより接続されている。これに対し、トラ
ンジスタ６０，７０の各ゲート６１，７１間は直
接接続されることなく、ゲート６１は前記第１の
ゲート回路を構成するＰ−トランジスタ１０，２
０の共通接続されたドレイン１２，２２に平面的
に接続され、ゲート７１は第１のゲート回路を構
成するＮ−トランジスタ３０のドレイン３２に平
面的に接続されている。ここで、上記各ドレイン
１２，２２，３２は上下層間のコンタクトホール
により接続されているので、上記ゲート６１，７
１は間接的に接続されることになる。
なお、第３図中１３，２３はＰ−トランジスタ
１０，２０のソースであり、これらは平面配線
（例えば拡散層）によりVdd端子に共通接続され
る。３３はＮ−トランジスタ３０のソース、４２
はＮ−トランジスタ４０のドレインであり、これ
らも平面配線により共通接続される。４３はＮ−
トランジスタ４０のソースであり、同様に平面配
線により接地端子に接続される。また、５３，６
３はＰ−トランジスタ５０，６０のソースであ
り、これらは平面配線によりVdd端子に共通接続
される。７３はＮ−トランジスタ７０のソース、
８２はＮ−トランジスタ８０のドレインであり、
これらは平面配線により共通接続される。８３は
Ｎ−トランジスタ８０のソースであり、同様に平
面配線により接地端子に接続されるものとなつて
いる。
１０，２０のソースであり、これらは平面配線
（例えば拡散層）によりVdd端子に共通接続され
る。３３はＮ−トランジスタ３０のソース、４２
はＮ−トランジスタ４０のドレインであり、これ
らも平面配線により共通接続される。４３はＮ−
トランジスタ４０のソースであり、同様に平面配
線により接地端子に接続される。また、５３，６
３はＰ−トランジスタ５０，６０のソースであ
り、これらは平面配線によりVdd端子に共通接続
される。７３はＮ−トランジスタ７０のソース、
８２はＮ−トランジスタ８０のドレインであり、
これらは平面配線により共通接続される。８３は
Ｎ−トランジスタ８０のソースであり、同様に平
面配線により接地端子に接続されるものとなつて
いる。
このような構成であれば、第１のゲート回路に
おいてトランジスタ２０，４０の各ゲート２１，
４１の接続のための上下層間のコンタクトホール
が不要となり、さらに第２のゲート回路において
トランジスタ６０，７０の各ゲート６１，７１の
接続のための上下層間のコンタクトホールが不要
となる。このため、集積度の向上に極めて有効で
ある。ここで、第１のゲート回路に関しては、上
記ゲート２１，４１間の接続のためのコンタクト
ホールが不要となる代りに、ゲート２１とトラン
ジスタ６０のドレインとの接続、或いはゲート４
１とＮ−トランジスタ７０のソース７２との接続
が必要となる。しかし、素子間同志は通常近くに
存在するためゲートポリシリコンで配線するこ
と、及び３次元素子では同一層内で配線層を引回
すことは面積的に余り障害とならない。従つて、
上下層間の接続の代りに平面配線層で済ませるこ
とができるのは、３次元素子の集積化に極めて有
効である。また、この効果は第２のゲート回路に
関しても同様である。
おいてトランジスタ２０，４０の各ゲート２１，
４１の接続のための上下層間のコンタクトホール
が不要となり、さらに第２のゲート回路において
トランジスタ６０，７０の各ゲート６１，７１の
接続のための上下層間のコンタクトホールが不要
となる。このため、集積度の向上に極めて有効で
ある。ここで、第１のゲート回路に関しては、上
記ゲート２１，４１間の接続のためのコンタクト
ホールが不要となる代りに、ゲート２１とトラン
ジスタ６０のドレインとの接続、或いはゲート４
１とＮ−トランジスタ７０のソース７２との接続
が必要となる。しかし、素子間同志は通常近くに
存在するためゲートポリシリコンで配線するこ
と、及び３次元素子では同一層内で配線層を引回
すことは面積的に余り障害とならない。従つて、
上下層間の接続の代りに平面配線層で済ませるこ
とができるのは、３次元素子の集積化に極めて有
効である。また、この効果は第２のゲート回路に
関しても同様である。
なお、本発明は上述した実施例に限定されるも
のではない。例えば、前記ゲート回路は２入力の
NANDゲートに限るものではなく、３入力の
NAND、その他Ｃ−MOSトランジスタを用いた
ゲート回路であればよい。さらに、前記論理回路
はフリツプフロツプに限るものではなく、ゲート
回路の入力端を他のゲート回路の入力端に接続し
て構成される論理回路であればよい。また、実施
例とは逆に上層にＮチヤネルMOSトランジスタ
を、下層にＰチヤネルMOSトランジスタを形成
するようにしてもよい。その他、本発明の要旨を
逸脱しない範囲で、種々変形して実施することが
できる。
のではない。例えば、前記ゲート回路は２入力の
NANDゲートに限るものではなく、３入力の
NAND、その他Ｃ−MOSトランジスタを用いた
ゲート回路であればよい。さらに、前記論理回路
はフリツプフロツプに限るものではなく、ゲート
回路の入力端を他のゲート回路の入力端に接続し
て構成される論理回路であればよい。また、実施
例とは逆に上層にＮチヤネルMOSトランジスタ
を、下層にＰチヤネルMOSトランジスタを形成
するようにしてもよい。その他、本発明の要旨を
逸脱しない範囲で、種々変形して実施することが
できる。
第１図は２入力のNANDゲートを示す回路構
成図、第２図は上記NANDゲートを２個用いた
フリツプフロツプを示す回路構成図、第３図は本
発明の一実施例に係わる半導体装置の立体的構成
を示す模式図、第４図は上記装置の回路構成図で
ある。 １０，２０，５０，６０……ＰチヤネルMOS
トランジスタ、３０，４０，７０，８０……Ｎチ
ヤネルMOSトランジスタ、１１，２１，３１，
４１，５１，６１，７１，８１……ゲート、１
２，２２，３２，４２，５２，６２，７２，８２
……ドレイン、１３，２３，３３，４３，５３，
６３，７３，８３……ソース。
成図、第２図は上記NANDゲートを２個用いた
フリツプフロツプを示す回路構成図、第３図は本
発明の一実施例に係わる半導体装置の立体的構成
を示す模式図、第４図は上記装置の回路構成図で
ある。 １０，２０，５０，６０……ＰチヤネルMOS
トランジスタ、３０，４０，７０，８０……Ｎチ
ヤネルMOSトランジスタ、１１，２１，３１，
４１，５１，６１，７１，８１……ゲート、１
２，２２，３２，４２，５２，６２，７２，８２
……ドレイン、１３，２３，３３，４３，５３，
６３，７３，８３……ソース。
Claims (1)
- 【特許請求の範囲】 １ ２層構造を有し、１つの層にＰチヤネル
MOSトランジスタ、他の層にＮチヤネルMOSト
ランジスタを形成し、上記Ｎ及びＰチヤネル
MOSトランジスタの複数個からＣ−MOSゲート
回路を構成し、このゲート回路を複数個用いて論
理回路を構成した半導体装置において、前記ゲー
ト回路の入力端をなすゲートと他のゲート回路の
出力端をなすドレインとの接続すべき部分が同一
チヤネルのトランジスタ同志で平面配線によりそ
れぞれ接続され、且つ上記入力端をなす異なるチ
ヤネルのトランジスタのゲート同志或いはこれら
に接続された異なるチヤネルのトランジスタのド
レイン同志の一方が上下層間のコンタクトホール
を介して接続されてなることを特徴とする半導体
装置。 ２ 前記ゲート回路は２入力のNANDゲートで
あり、前記論理回路はこのNANDゲートを２個
用いたフリツプフロツプであることを特徴とする
特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081055A JPS60225444A (ja) | 1984-04-24 | 1984-04-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59081055A JPS60225444A (ja) | 1984-04-24 | 1984-04-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60225444A JPS60225444A (ja) | 1985-11-09 |
| JPH0369176B2 true JPH0369176B2 (ja) | 1991-10-31 |
Family
ID=13735722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59081055A Granted JPS60225444A (ja) | 1984-04-24 | 1984-04-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60225444A (ja) |
-
1984
- 1984-04-24 JP JP59081055A patent/JPS60225444A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60225444A (ja) | 1985-11-09 |
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