JPS5890599U - 論理装置 - Google Patents
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- JPS5890599U JPS5890599U JP1982144256U JP14425682U JPS5890599U JP S5890599 U JPS5890599 U JP S5890599U JP 1982144256 U JP1982144256 U JP 1982144256U JP 14425682 U JP14425682 U JP 14425682U JP S5890599 U JPS5890599 U JP S5890599U
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
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- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
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- G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
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- H03K19/1776—Structural details of configuration resources for memories
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- H03K19/1778—Structural details for adapting physical parameters
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- H—ELECTRICITY
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- Physics & Mathematics (AREA)
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第1図は典型的なメモリ・マトリクスとアドレス指定回
路のブロック図である。第2図は、本考案の教えに従っ
て構成されるMXKのROMメモリ・マトリクスの回路
図である。第3図は、エンハンスメント形とデプレッシ
ョン形のMO3FETデバイスによりプログラムされる
論理マトリクスの回路図である。第4図は、各々の出力
列内のMOSFETのトランジスタの所定のもののソー
スとドレイン部分を電気的に内部接続する拡散ブリッジ
領域によってプログラムされる論理マトリクスの回路図
である。第5図は本考案の教えに従って構成されるRO
Mの簡単化された回路図である。 第6図は第3図に示される集積化構造の基板レイアウト
の略図である。第7図は第6図に示される構造を線■−
■に沿って切った断面図である。第8図は金属ゲートを
有する集積回路についての第6図と同様な基板のレイア
ウトである。第9図は第8図に示される構造のものを線
IX−IXに沿って切った断面図である。第10図は単
一のビット線を形成するための並列に接続された複数個
の直列ROM回路の電気的なブロック図である。 10・・・ROMマトリクス、12・・・アドレス指定
系、14・・・アドレス制御回路、16・・・アドレス
・デコーダ、22・・・MO3FET要素、30・・・
P型基板、32.34・・・N−1−拡散領域、40・
・・絶縁酸化物の層、50・・・導電性のブリッジ領域
。 1 アJ”lて躬婦 l−1jl 咀 k’ 14 I アトbx−Y3−9 F1日 FIG、 1 ψ − 111°・・’l l”J 制御襠号出力 ・Lカ線 52、/ ′ B □−□□ 打抜 11 艶−−−↑ゴ→ 56−/I’ll 、 +、1 587′1;11 グ;s−y゛1−に劇ビ 〇−−−−十−4−4−興1
111 1 I 11 ゲル−741尺線 G−一一一、−□−]雪+ 、 1
l よ」キト1 1 ♂二→」」− 打振 1曹 G ■ 0−□−p−=−−− 1 を刀膝ト一一7一一 グ7c −j JiF−杖葬一−−−−□−−■ ’;7L−7”iJ& −−−11: ニ ア半丼−°。 阻 : 1 e刊− +−−一 一−(ビザトR恥)
路のブロック図である。第2図は、本考案の教えに従っ
て構成されるMXKのROMメモリ・マトリクスの回路
図である。第3図は、エンハンスメント形とデプレッシ
ョン形のMO3FETデバイスによりプログラムされる
論理マトリクスの回路図である。第4図は、各々の出力
列内のMOSFETのトランジスタの所定のもののソー
スとドレイン部分を電気的に内部接続する拡散ブリッジ
領域によってプログラムされる論理マトリクスの回路図
である。第5図は本考案の教えに従って構成されるRO
Mの簡単化された回路図である。 第6図は第3図に示される集積化構造の基板レイアウト
の略図である。第7図は第6図に示される構造を線■−
■に沿って切った断面図である。第8図は金属ゲートを
有する集積回路についての第6図と同様な基板のレイア
ウトである。第9図は第8図に示される構造のものを線
IX−IXに沿って切った断面図である。第10図は単
一のビット線を形成するための並列に接続された複数個
の直列ROM回路の電気的なブロック図である。 10・・・ROMマトリクス、12・・・アドレス指定
系、14・・・アドレス制御回路、16・・・アドレス
・デコーダ、22・・・MO3FET要素、30・・・
P型基板、32.34・・・N−1−拡散領域、40・
・・絶縁酸化物の層、50・・・導電性のブリッジ領域
。 1 アJ”lて躬婦 l−1jl 咀 k’ 14 I アトbx−Y3−9 F1日 FIG、 1 ψ − 111°・・’l l”J 制御襠号出力 ・Lカ線 52、/ ′ B □−□□ 打抜 11 艶−−−↑ゴ→ 56−/I’ll 、 +、1 587′1;11 グ;s−y゛1−に劇ビ 〇−−−−十−4−4−興1
111 1 I 11 ゲル−741尺線 G−一一一、−□−]雪+ 、 1
l よ」キト1 1 ♂二→」」− 打振 1曹 G ■ 0−□−p−=−−− 1 を刀膝ト一一7一一 グ7c −j JiF−杖葬一−−−−□−−■ ’;7L−7”iJ& −−−11: ニ ア半丼−°。 阻 : 1 e刊− +−−一 一−(ビザトR恥)
Claims (1)
- 【実用新案登録請求の範囲】 半導体基板であって、その選択された各場所に形成され
る複数のグループの電界効果トランジスタを有し、前記
トランジスタの各々はゲート、′ソース及びドレインを
有し、トランジスタの各グループは各入力行及び1つの
出力列の組に配置され、各入力行における各トランジス
タのゲートは電気的に共通に接続され、各出力列におけ
る各トランジスタのドレインは夫々の出力列における隣
合う各トランジスタのソースに直列に接続され、これに
より各グループにおけるトランジスタの各出力列を通し
てゲート制御される直列導電路が設定される前記半導体
基板と、 各グループの対応する入力行を電気的に接続し共通の入
力線を形成する装置と、 各グループの対応する出力列を共通の出力線に選択的に
接続する装置であって、選択された論理状態に対応する
バイアス電位に応答して出力列を、共通の出力線に接続
し又は共通の出力線から接続を断つ前記装置と、 を有する論理装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US05/726,579 US4142176A (en) | 1976-09-27 | 1976-09-27 | Series read only memory structure |
US726579 | 1996-10-07 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5890599U true JPS5890599U (ja) | 1983-06-18 |
JPS6041040Y2 JPS6041040Y2 (ja) | 1985-12-12 |
Family
ID=24919173
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9772877A Pending JPS5341951A (en) | 1976-09-27 | 1977-08-15 | Logic matrix device |
JP1982144256U Expired JPS6041040Y2 (ja) | 1976-09-27 | 1982-09-22 | 論理装置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9772877A Pending JPS5341951A (en) | 1976-09-27 | 1977-08-15 | Logic matrix device |
Country Status (6)
Country | Link |
---|---|
US (1) | US4142176A (ja) |
JP (2) | JPS5341951A (ja) |
DE (1) | DE2731873A1 (ja) |
FR (1) | FR2365857A1 (ja) |
GB (1) | GB1556108A (ja) |
IT (1) | IT1079409B (ja) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US4202044A (en) * | 1978-06-13 | 1980-05-06 | International Business Machines Corporation | Quaternary FET read only memory |
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US4274147A (en) * | 1979-09-04 | 1981-06-16 | Rockwell International Corporation | Static read only memory |
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US4570239A (en) * | 1983-01-24 | 1986-02-11 | Motorola, Inc. | Series read-only-memory having capacitive bootstrap precharging circuitry |
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JPH073862B2 (ja) * | 1983-07-27 | 1995-01-18 | 株式会社日立製作所 | 半導体記憶装置 |
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KR940008703Y1 (ko) * | 1989-05-09 | 1994-12-27 | 삼성전자 주식회사 | 멀티 시스템의 모우드 절환시 노이즈 제거회로 |
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Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5751195B2 (ja) * | 1974-07-03 | 1982-10-30 | ||
JPS5185640A (ja) * | 1975-01-25 | 1976-07-27 | Nippon Electric Co | |
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-
1976
- 1976-09-27 US US05/726,579 patent/US4142176A/en not_active Expired - Lifetime
-
1977
- 1977-07-12 GB GB29219/77A patent/GB1556108A/en not_active Expired
- 1977-07-14 DE DE19772731873 patent/DE2731873A1/de active Granted
- 1977-07-21 FR FR7722453A patent/FR2365857A1/fr active Granted
- 1977-07-28 IT IT50494/77A patent/IT1079409B/it active
- 1977-08-15 JP JP9772877A patent/JPS5341951A/ja active Pending
-
1982
- 1982-09-22 JP JP1982144256U patent/JPS6041040Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
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US4142176A (en) | 1979-02-27 |
FR2365857A1 (fr) | 1978-04-21 |
DE2731873C2 (ja) | 1987-01-02 |
DE2731873A1 (de) | 1978-03-30 |
IT1079409B (it) | 1985-05-13 |
FR2365857B1 (ja) | 1984-07-06 |
GB1556108A (en) | 1979-11-21 |
JPS5341951A (en) | 1978-04-15 |
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