JPS63237289A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置に関し、特にダイナミックＲ
ＡＭにおける書き込み動作の高速化に関するものである
。

〔従来の技術〕

第３図は例えば特開昭６１−３４７９２号公報に示され
た従来の半導体記憶装置の構成図であり、図において、
１ａ〜１ｈはビット線、２ａ〜２ｄはセンスアンプ、３
ａ〜３ｄはＩ／Ｏ線、４　ａ　〜４　ｈはＩ／Ｏゲート
、５はメモリセルアレイ、６ａ〜６ｈはメモリセルアレ
イ５を構成するメモリセル、７ａ、７ｂはメモリセル６
ａ〜６ｈを選択するだめのワード線である。

次に動作について説明する。

メモリセル６ａ、６ｂ、６ｃ、６ｄを読み出す場合、ま
ずビット線１ａ〜１ｈをプリチャージ電位Ｖ、に充電し
、次にワード線７ａの電位を“Ｈ”とする。こうすると
、ビット線１ｂ、ｌｄ。

ｉｆ、ｌｈの電位は、メモリセル６ａ、６ｂ、６ｃ。

６ｄに書き込まれていた電位がＨ″かＬ”かに応じて、
プリチャージ電位Ｖ、から高電位側か低電位側かに変化
する。このビット線の電位をセンスアンプ２ａ、２ｂ、
２ｃ、２ｄによりビ・ント線１ａ、ｌｃ、ｌｅ、Ｉｇの
電位と比較する。センスアンプは、センスアンプに入力
する２本のビット線のうち電位の低いビット線の電位を
“Ｌ”とし、電位の高いビット線を“Ｈ”とする。従っ
て、メモリセル情報の読み出されたビット線の電。

位はビット線に接続されたメモリセルが保持する電位と
同相の電位となり、センスアンプに入力する他方のビッ
ト線は逆相の電位となる。次にこの相補のデータを、選
択された列のコラ・ム選択信号φ７を“Ｈ”とすること
によってＩ／Ｏゲート４ａ、４ｂを導通状態とし、あら
かじめ同電位にイコライズしておいたＩ／Ｏ線３ａ、３
ｂに読み出す。

データを書き込む場合は、選択された列のセンスアンプ
に人力するビット線対に、Ｉ／Ｏゲート４ａ、４ｂを通
じて、Ｉ／Ｏ線３ａ、３ｂ上の相補の書き込みデータを
書き込み、ワード線にょうて選択された行のメモリセル
にデータを書き込むことによって行う。

〔発明が解決しようとする問題点〕

従来の半導体記憶装置は以上のように構成されているの
で、高集積化されてメモリセルが微細化されても、セン
スアンプのピッチはメモリセル４ピツチ分となるので、
センスアンプが作りやすいという利点がある。しかし、
メモリセルへのデータの書き込みと読み出しをＩ／Ｏゲ
ートを通じて行うので、メモリセルへのデータの書き込
みを高速に行うためにＩ／Ｏゲートのチャネル幅を太き
（すると、読み出しの際、例えばＩ／Ｏ線の電位が十分
イコライズされていない場合にはＩ／Ｏ線対の電位差の
影響をうけてビット線対の電位が反転して誤動作を起こ
しやすくなるという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、データの書き込みを高速に行うことができ、
かつ読み出しを安定して行うことができる半導体記憶装
置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は、ビット線対や両側−
にゲート素子を配置し、センスアンプ側のゲート素子は
チャネル幅を小さくして読み、出し専用とし、他方側の
ゲート素子はチャネル幅を大きくして書き込み専用とし
たものである。

〔作用〕　　　　・ この発明においては、書き込みをチャネル幅の大きいゲ
ート素子から行えるので、高速に行うことができ、読み
出しをチャネル幅の小さいゲート素子から行えるので、
Ｉ／Ｏ線対のアンバランスの影響を受けにくく安定に行
うことができる。

〔実施例〕

以下、この発明の実施例を図について説明する。

第１図はこの発明の一実施例による半導体記憶装置を示
す構成図であり、図において、第３図と同一符号は同じ
ものを示し、８ａ〜８ｈは読み出し専用ゲート素子、９
ａ〜９ｈは書き込み専用ゲート素子、φ９はコラム選択
信号である。

このような構成になる半導体記憶装置では、読み出し動
作は、ビット線イコライズ後、選択された行のワード線
を１Ｈ”レベルとしてメモリセル情報を読み出した後、
センスアンプによって増幅することまでは、従来例と同
じであり、センスアンプによって増幅されたビット線の
電位は、チ↓ネル幅の小さい、即ちオン抵抗の大きいゲ
ート素子８ａ〜８ｈを通じてそれぞれＩ／Ｏ線対３ａ〜
３ｄに読み出されるので、Ｉ／Ｏ線対の不十分なイコラ
イズやＩ／Ｏ線対のアンバランス等による誤動作が生じ
るのを防ぐことができる。

書き込み動作は、チャネル幅の大きい、即ちオン抵抗の
小さいゲート素子９ａ〜９ｈを通じて、Ｉ／Ｏ線対３ａ
〜３ｄ上の書き込みデータをビット線１８〜會りに書き
込んで行うので、データの書き込みを高速に行うことが
できる。この書き込み専用のゲート素子は大きくしても
読み出し動作に悪影響を及ぼさないので、大きくしてそ
のインピーダンスを小さくすることができる。

また、Ｉ／Ｏ線がメモリセルアレイの両側にあり、セン
スアンプ側のＩ／Ｏ線３ａ、３ｂから読み出している間
に反対側のＩ／Ｏ線３ｃ、３ｄに書き込みデータを出し
ておくことができるので、　１リードモデイフアイライ
ト　（Ｒｅａｄ　Ｍｏｄｉｆｙ　Ｗｒｉｔｅ　）動作を
高速に行うことができる。

第２図はこの発明の他の実施例による半導体記憶装置を
示す構成図である。本実施例は、ビット線１ａ〜１ｈと
センスアンプ２ａ〜２ｄとの間にバリアトランジスタ／
Ｏａ〜／Ｏｈを有するものに、上記実施例と同様のゲー
ト素子８ａ〜８ｈ。

９ａ〜９ｈを設けたものである。

本実施例ではバリアトランジスタ／Ｏａ〜／Ｏｈのゲー
トは電源電位に固定されているので、メモリセル情報が
読み出されたことによる電位変化はセンスアンプの入力
端子に伝わり、この電位変化をセンスアンプで増加する
と、センスアンプの入力端子の容量は小さく、またビッ
ト線の容量はバリアトランジスタを介して接続している
ので、センスアンプの入力端子の電位はすばやく変化す
る。従ってこの電位を読み出し専用ゲート素子８ａ〜８
ｈからＩ／Ｏ線３ａ〜３ｄに読み出すことによって、読
み出し時間の短縮が図られる。

また従来では、読み出しと書き込みを同じゲート素子を
通じて行ってい！たのでバリアトランジスタ／Ｏａ〜／
Ｏｈがあるために書き込み速度が遅れていたが、本実施
例では、書き込みは低インピーダンスの書き込み専用ゲ
ート素子９３〜９ｈを通じて行うので、書き込みも高速
に行うことができる。

また、上記実施例と同様、リードモディファライト動作
も高速に行うことができる。

〔発明の効果〕

以上のように、この発明の半導体記憶装置によれば、セ
ンスアンプをメモリセルアレイの両側にビット線対ごと
に交互に配置してなる半導体記憶装置において、ビット
線対のセンスアンプ側端において上記センスアンプとＩ
／Ｏ線対との間にイン抵抗の大きいゲート素子を設けて
これを読み出し専用とし、ビット線対の非センスアンプ
側端において該ビット線対と■／ＯｖＡ対との間にオン
抵抗の小さいゲート素子を設けてこれを書き込み専用と
したので、読み出しを安定に行うことができ、かつ書き
込みを高速に行うことができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置を示
す構成図、第２図はこの発明の他の実施例による半導体
記憶装置を示す構成図、第３図は従来の半導体記憶装置
を示す構成図である。 図において、１ａ〜１ｈはビット線、２ａ〜２ｄはセン
スアンプ、３ａ〜３ｄはＩ／Ｏ線、５はメモリセルアレ
イ、６ａ〜６ｈはメモリセル、７ａ、７ｂはワード線、
８ａ〜８ｈは読み出し専用ゲート素子、９ａ〜９ｈは書
き込み専用ゲート素子である。 なお図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）ビット線対を入力とするセンスアンプをメモリセ
   ルアレイの両側にビット線対ごとに交互に配置してなる
   半導体記憶装置において、 上記ビット線対のセンスアンプ側端において上記センス
   アンプとＩ／Ｏ線対との間に設けられた読み出し専用の
   ゲート素子と、上記ビット線対の非センスアンプ側端に
   おいて該ビット線対とＩ／Ｏ線対との間に設けられ、上
   記読み出し専用のゲート素子よりもチャネル幅の大きな
   書き込み専用のゲート素子とを備えたことを特徴とする
   半導体記憶装置。
2. （２）ビット線対の両端に配置した上記Ｉ／Ｏ線材は、
   その一方を読み出しに使用する時は、他方を書き込みに
   使用することを特徴とする特許請求の範囲第１項記載の
   半導体記憶装置。