CN100530427C - 含有输入/输出线对和预充电电路的集成电路器件 - Google Patents

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CN100530427C CNB2003101203113A CN200310120311A CN100530427C CN 100530427 C CN100530427 C CN 100530427C CN B2003101203113 A CNB2003101203113 A CN B2003101203113A CN 200310120311 A CN200310120311 A CN 200310120311A CN 100530427 C CN100530427 C CN 100530427C
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Abstract

一种集成电路器件，包括在基底上的一对第一和第二输入/输出线及与第一和第二输入/输出线相连的预充电电路。特别是，部分第一和第二输入/输出线可沿着与其第一长度平行的方向延伸，部分第一和第二输入/输出线可在纽绞区域内彼此交叉，因此在纽绞区域内部分第一和第二输入/输出线沿着与该平行方向不同的方向延伸，并且部分第一和第二输入/输出线可沿着与其第二长度平行的方向延伸。因此，第一和第二输入/输出线的延伸方向可与其第一和第二长度的方向相反。另外，预充电电路可和在纽绞区域内沿着与该平行方向不同的方向延伸的部分第一和第二输入/输出线相连，并可设置预充电电路响应于启用信号而使第一和第二输入/输出线具有相同的电位。还讨论了相关的存储器件。

Description

含有输入/输出线对和预充电电路的集成电路器件
相关申请
本申请要求2002年12月5日于韩国知识产权局提交的韩国专利申请No.2002-77035的优先权，在此引用结合其全部公开内容供参考。
技术领域
本发明涉及集成电路器件，尤其涉及具有输入/输出线对和相关的存储器件的集成电路器件。
背景技术
在半导体器件中，可以利用各种输入/输出线(IO线)从存储器单元中读取数据或将数据写入存储器单元。由于一对IO线在一个IO线执行了写命令或读命令之后可能会具有不同的电压电平，因此在执行下一个命令之前可以对IO线进行预充电。
半导体器件的IO线可以包括：经过列选择电路与一与存储器单元耦联的位线相耦联的第一IO线以及经过开关电路与第一IO线相耦联的第二IO线。在此，第一IO线可以称为“本地输入/输出线(LIO)”，而第二IO线可以称为“总输入/输出线(GIO)”。
在执行完第一命令并且执行下一个命令之前，可以对LIO和GIO进行预充电。这里，GIO的预充电电路可以位于存储器件的***区域并可以在两个命令之间将GIO预充电到预定电平。
但是，随着存储器阵列的密度的增大，***区域和存储器阵列区域之间的距离也可能增大。如果该距离太大，则***区域中的预充电电路可能不能以足够的速度对GIO充电。于是，位于***区域的GIO的预充电电路将不能在给定的时间期限内预充电或均衡GIO。
此外，当存储器阵列的密度增大时，存储器件的运行速度也会增大。因此，位于***区域的GIO的预充电电路将不能在较高的运行速度所容许的给定的时间期限内预充电IO线。
如果在特定规范所允许的给定的时间期限内没有对IO线预充电，则当向存储器写入数据或从中读取数据时可能会发生操作错误。由于这种原因，所以必须要求预充电电路能够精确地高速预充电数据IO线。因此，期望获得具有能够缩短GIO的预充电时间的线路布局的半导体器件。
发明内容
根据本发明的实施例，一种集成电路器件可以包括在基底上的一对第一和第二输入/输出线以及与第一和第二输入/输出线相连的预充电电路。部分第一和第二输入/输出线可以沿着与其第一长度平行的方向延伸，部分第一和第二输入/输出线可以在纽绞(twist)区域里彼此交叉，因此在纽绞区域内部分第一和第二输入/输出线以与该平行方向不同的方向延伸，并且部分第一和第二输入/输出线可以沿着与其第二长度平行的方向延伸。因此，第一和第二输入/输出线的相对位置可以与其第一和第二长度相反。特别是，预充电电路可以在纽绞区域内和以与该平行方向不同的方向延伸的部分第一和第二输入/输出线相连。而且，可以设置预充电电路以响应于启用信号而使第一和第二输入/输出线具有相同的电位。
此外，预充电电路可以包括具有第一和第二源区/漏区的晶体管以及在第一和第二源区/漏区之间的控制电极，其中晶体管响应于施加到栅极的启用信号而电连接第一和第二输入/输出线。特别是，第一源区/漏区可以在纽绞区域内连接到以与平行方向不同的方向延伸的部分第一输入/输出线，而第二源区/漏区可以在纽绞区域内连接到以与平行方向不同的方向延伸的部分第二输入/输出线。而且，晶体管可以是金属氧化物半导体MOS晶体管。
另外或替换地，预充电电路可以包括第一和第二依次相连的晶体管。第一晶体管可以具有在纽绞区域内连接到以与平行方向不同的方向延伸的部分第一输入/输出线的第一源区/漏区、与电压源相连的第二源区/漏区以及在第一和第二源区/漏区之间的控制电极。第二晶体管可以具有在纽绞区域内连接到以与平行方向不同的方向延伸的部分第二输入/输出线的第三源区/漏区、与电压源相连的第四源区/漏区以及在第三和第四源区/漏区之间的控制电极。而且，电压源可以响应于施加到第一和第二晶体管的控制电极上的启用信号而电连接第一和第二输入/输出线。特别是，电压源可以提供大约为集成电路器件的电源电压的1/2的电压，第一和第二晶体管可以是第一和第二金属氧化物半导体MOS晶体管。
部分第一和第二输入/输出线可以沿着其第一和第二长度的第一平行方向延伸，且部分第一和第二输入/输出线可以沿着与在纽绞区域内第一平行方向不同的第二平行方向延伸。而且，第一平行方向可以和第二平行方向相垂直。
该集成电路器件还可以包括第一和第二存储单元、分别与第一和第二存储单元相连的第一和第二位线、在第一和第二位线以及在第一和第二输入/输出线之间连接的选择电路。选择电路可以响应于选择信号而将第一位线电连接到第一输入/输出线并将第二位线电连接到第二输入/输出线。输入/输出线读出放大器还可以在第一和第二输入/输出线之间电连接，预充电电路可以在沿着输入/输出读出放大器和选择电路之间的输入/输出线一点处与部分输入/输出线相连。另外，位线读出放大器可以在第一和第二位线之间连接。
根据本发明的附加实施例，一种集成电路存储器件可以包括第一和第二存储单元、分别与第一和第二存储单元相连的第一和第二位线以及第一和第二输入/输出线。选择电路可以在第一和第二位线之间以及第一和第二输入/输出线之间连接，其中选择电路响应于选择信号而将第一位线电连接到第一输入/输出线并将第二位线电连接到第二输入/输出线。预充电电路可以连到第一和第二输入/输出线，其中设置预充电电路以响应于启用信号而使第一和第二输入/输出线具有相同的电位。输入/输出线读出放大器可以在第一和第二输入/输出线之间电连接，其中预充电电路和位于输入/输出读出放大器与选择电路之间的输入/输出线相连。位线读出放大器还可以在第一和第二位线之间连接。
特别是，预充电电路可以包括晶体管，该晶体管具有与第一输入/输出线相连的第一源区/漏区、与第二输入/输出线相连的第二源区/漏区以及在第一和第二源区/漏区之间的控制电极。晶体管可以响应于施加到栅极上的启用信号而电连接第一和第二输入/输出线。而且，晶体管可以是金属氧化物半导体MOS晶体管。
另外或替换地，预充电电路可以包括第一和第二依次相连的晶体管。第一晶体管可以具有与第一输入/输出线相连的第一源区/漏区、与电压源相连的第二源区/漏区以及在第一和第二源区/漏区之间的控制电极。第二晶体管可以具有与第二输入/输出线相连的第三源区/漏区、与电压源相连的第四源区/漏区以及在第三和第四源区/漏区之间的控制电极。而且，电压源可以响应于施加到第一和第二晶体管的控制电极上的启用信号而电连接第一和第二输入/输出线。另外，电压源可以提供大约为集成电路器件的电源电压的1/2的电压，且第一和第二晶体管可以包括第一和第二金属氧化物半导体MOS晶体管。
部分第一和第二输入/输出线可以沿着与其第一长度平行的方向延伸，部分第一和第二输入/输出线可以在纽绞区域内彼此交叉，因此在纽绞区域内部分第一和第二输入/输出线以与该平行方向不同的方向延伸，并且部分第一和第二输入/输出线可以沿着与其第二长度平行的方向延伸。因此，第一和第二输入/输出线的相对位置可以与其第一和第二长度相反。而且，预充电电路可以在纽绞区域内和部分第一和第二输入/输出线(以与该平行方向不同的方向延伸)相连。并且，部分第一和第二输入/输出线可以沿着其第一和第二长度的第一平行方向延伸，部分第一和第二输入/输出线可以沿着与在纽绞区域内第一平行方向不同的第二平行方向延伸。特别是，第一平行方向可以和第二平行方向相垂直。
集成电路存储器件还可以包括在第一和第二输入/输出线之间电连接的第二预充电电路。可以设置第二预充电电路以响应于第二启用信号而使第一和第二输入/输出线具有相同的电位，并且第一预充电电路及第一和第二存储单元可以位于存储器件的存储单元阵列区中。而且，第二预充电电路和输入/输出线读出放大器可以位于与存储单元阵列区分离开的***电路区域中。第一和第二启用信号可以同时启用(enable)和/或同时禁用(disable)。或者，可以在启用第二启用信号之后启用第一启用信号，和/或可以在禁用第二启用信号之前禁用第一启用信号。
此外，可以设置预充电电路以响应于启用信号而均衡第一和第二输入/输出线的电位。另外或替换地，还可以设置预充电电路以响应于启用信号而将第一和第二输入/输出线预充电至预定的电位。
附图说明
图1是根据本发明实施例的含有预充电电路的半导体器件的原理图。
图2A-2C是根据本发明实施例的第一预充电电路的原理图。
图3是根据本发明实施例的第二预充电电路的原理图。
图4A-4B是配置在总输入/输出线上的根据本发明实施例的用于预充电或均衡总输入/输出线的晶体管的示意图。
具体实施方式
下面将参照附图来更充分地说明本发明，附图中显示了本发明的典型实施例。但是，本发明可以具体化为许多不同的形式，并且不应当局限于本说明书中所述的实施例构成，而是提供这些实施例来使本公开内容全面并且完整而且能将本发明的范围充分地表达给本领域的普通技术人员。还应当理解当提到的元件是与另外的元件“耦联”或“相连”时，它可以直接与其他元件耦联或连接或者中间还可以具有***元件。相反，当提到的元件是与另外的元件“直接耦联”或“直接连接”时，中间就没有***元件。同样的附图标记始终代表同样的元件。
图1显示了根据本发明的实施例的含有预充电电路的半导体器件。图1中所示的半导体器件1000分为阵列区1100和***区1200。
阵列区1100包括多个存储单元MC11、MC12、MC21和MC22；多对位线(BL1，BLB1)和(BL2，BLB2)；多对本地输入/输出线(LIO1，LIOB1)和(LIO2，LIOB2)以及多对总输入/输出线GIO和GIOB。多对位线(BL1，BLB1)和(BL2，BLB2)与存储单元相耦联并传输存储单元的数据。多对本地输入/输出线(LIO1，LIOB1)和(LIO2，LIOB2)分别与相应的成对的位线相耦联。多对总输入/输出线GIO和GIOB分别与相应的成对的本地输入/输出线相耦联。
阵列区1100可以进一步包括位线预充电电路110和120、读出放大器130和140、第一切换电路150、第二切换电路160以及多个第一预充电电路171、172和173。位线预充电电路110和120分别与成对的位线相耦联从而对多对位线(BL1，BLB1)和(BL2，BLB2)进行预充电。读出放大器130和140读出并放大传输给这对位线的数据。第一切换电路150响应于预定的控制信号CSL1和CSL2可选择地将成对的本地输入/输出线(LIO1，LIOB1)耦联到成对的位线(BL1，BLB1)和/或(BL2，BLB2)。第二切换电路160响应于预定的控制信号SEL1和SEL2可选择地将成对的本地输入/输出线(LIO1，LIOB1)和/或(LIO2，LIOB2)耦联到成对的总输入/输出线GIO和GIOB。多个第一预充电电路171、172和173响应于第一预充电控制信号EN1而对成对的总输入/输出线GIO和GIOB进行预充电。
***区1200包括耦联到两个总输入/输出线GIO和GIOB的末端的输入/输出线读出放大器1210。输入/输出线读出放大器1210从成对的总输入/输出线GIO和GIOB读出数据并放大和输出数据。第二预充电电路1220置于输入/输出线读出放大器1210的附近，与输入/输出线读出放大器1210相耦联，并且它响应于第二预充电控制信号EN2而对成对的总输入/输出线GIO和GIOB进行预充电。
虽然在图1中未显示，但是半导体器件1000可以包括多对总输入/输出线，每对线输出一位数据。因此，含有多对总输入/输出线的半导体器件可以执行字符串的读取和/或写操作。
多对本地输入/输出线(LIO1，LIOB1)和(LIO2，LIOB2)与成对的总输入/输出线GIO和GIOB相耦联。随着越来越多的本地输入/输出线对与一对总输入/输出线GIO和GIOB相耦联，***区1200的第二预充电电路1220执行的预充电操作可能会越来越慢。
在根据本发明的实施例的半导体器件1000中，第一预充电电路171、172和173可以置于阵列区1100而不是***区1200。结果，与其中预充电总输入/输出线对GIO和GIOB的电路全部置于器件的***电路区域的器件相比，可以减少预充电时间。
图2A-2C显示了根据本发明的实施例的图1中的第一预充电电路171。在图2A的第一实例中，第一预充电电路171可以是响应于第一预充电控制信号EN1而对成对的总输入/输出线GIO和GIOB进行均衡的电路。如图2A的第一实例所示，第一预充电电路171可以具体化为n-MOS晶体管MN1a，MN1a具有与第一预充电控制信号EN1相耦合的栅极、以及分别与这对总输入/输出线GIO和GIOB相耦联的源极/漏极。
在图2B的第二实例中，第一预充电电路171可以具体化为能将成对的总输入/输出线GIO和GIOB预充电至预定的电压电平的电路。这里，预定的电压为电源电压VCC的1/2。
在图2B的第二实例中所示的第一预充电电路171可以具体化为在总输入/输出线GIO和GIOB之间依次相连的n-MOS晶体管MN1b和MN2b。即，n-MOS晶体管MN1b和MN2b的栅极可以和第一预充电控制信号EN1相连，n-MOS晶体管MN1b的源极可以和n-MOS晶体管MN2b的漏极相连。可以向依次相连的晶体管的源极和漏极之间的端子上施加电源电压的1/2的电压值。n-MOS晶体管MN1b的漏极可以与总输入/输出线GIO相耦联，而n-MOS晶体管MN2b的源极可以与总输入/输出线GIOB相耦联。
在图2C的第三实例中所示的第一预充电电路171可以具体化为包括图2A和2B的第一和第二实例的两个电路的结合。即，第一预充电电路171可以具体化为对成对的总输入/输出线GIO和GIOB进行均衡的电路、对成对的总输入/输出线GIO和GIOB进行预充电的电路、或者对成对的总输入/输出线GIO和GIOB进行均衡和预充电的电路。
当图2A-C的实例中显示的第一预充电电路171可以具体化为一个或多个n-MOS晶体管MN1a、MN1b和MN2b时，可以利用一个或多个p-MOS晶体管来替代或结合n-MOS来替换地具体实现预充电电路171。当使用p-MOS晶体管来实现第一预充电电路171时，布局的尺寸可能会增大。为此，可以利用n-MOS晶体管来实现第一预充电电路171。
图3显示了图1中的第二预充电电路1220的实施例。图3中的第二预充电电路1220可以由多个MOS晶体管MP31、MP32和MP33来具体实现，并且它还可以包括响应于第二预充电控制信号EN2而对总输入/输出线进行预充电和/或均衡的电路。
MOS晶体管MP31、MP32和MP33的栅极通常与第二预充电控制信号EN2相连，而MOS晶体管MP31的源极和漏极分别与总输入/输出线GIO和GIOB相连。
MOS晶体管MP32的漏极与MOS晶体管MP33的源极相耦联，并且位于晶体管MP32和MP33的源极和漏极之间的端子上施加了电源电压VCC的1/2的电压。MOS晶体管MP32的源极与总输入/输出线GIO相耦联，而MOS晶体管MP33的漏极与总输入/输出线GIOB相耦联。
如上所述，当图3中的第二预充电电路1220可以利用多个p-MOS晶体管MP31、MP32和MP33来实现时，第二预充电电路1220可以利用n-MOS晶体管替代p-MOS晶体管来实现。为了缩小布局的尺寸，第二预充电电路1220可以由n-MOS晶体管来实现。
图2A-C中的第一预充电电路171和图3中的预充电电路1220能够分别响应于第一预充电控制信号EN1和第二预充电控制信号EN2而将成对的总输入/输出线GIO和GIOB预充电至预定的电压电平。
这里，可以同时启用第一和第二预充电控制信号EN1和BN2。但是，为了改善预充电时间或时间容限，可以考虑其他条件从而以稍微不同的次数来调节启用或禁用预充电控制信号。
例如，如果调节第一和第二预充电控制信号EN1和EN2以使第一预充电控制信号EN1与第二预充电控制信号EN2同时启用或在启用第二预控制信号EN2之后被启用，并使第一预充电控制信号EN1与第二预充电控制信号EN2同时禁用或在禁用第二预控制信号EN2之前被禁用，则可以减少故障执行随后的写或读操作。
图4A-B显示了根据本发明的实施例的对总输入/输出线进行预充电和/或均衡的MOS晶体管，其中预充电电路设置在总输入/输出线上。图4A显示了在特定区域中纽绞的总输入/输出线GIO和GIOB，图4B显示了利用纽绞区域40对总输入/输出线进行预充电和/或均衡的晶体管的布局。
执行字符串读取操作的半导体器件可以包括多对总输入/输出线。这里，如果多对总输入/输出线设置在半导体器件内，则在以相同方向布置的成对的总输入/输出线之间会产生很大的耦合电容。
因此，如图4A所示，可以利用特定区域中的纽绞的成对的总输入/输出线来减少耦合电容的影响。如图4A所示，总输入/输出线GIO和GIOB在纽绞区域40内可以相互交换位置。
图4B中所示的晶体管的布局可以包括中间含有纽绞区域40的成对的总输入/输出线GIO和GIOB、第一触点20、第二触点30以及多晶硅栅极GATE。纽绞区域40是布置在第一方向(例如水平方向)上的成对的总输入/输出线相互交换位置的区域。第一总输入/输出线GIO和第二总输入/输出线GIOB在纽绞区域40内相互交换位置。
第一触点20是其中设置在纽绞区域40内的第一总输入/输出线GIO与晶体管的有源区41的第一源极/漏极相耦联的区域，第二触点30是其中设置在纽绞区域40内的第二总输入/输出线GIOB与晶体管的有源区41的第二源极/漏极相耦联的区域。多硅栅极GATE形成于有源区41上。
如图4B所示，当布置在纽绞区域40内的总输入/输出线GIO和GIOB通过第一和第二触点20和30与有源区41相耦联时，不用大大增加半导体器件的布局尺寸就可以实现对总输入/输出线GIO和GIOB进行预充电和/或均衡的电路。
如上所述，在根据本发明的实施例的半导体器件中，对成对的总输入/输出线进行预充电和/或均衡的预充电电路不仅可以布置在***区域而且可以布置在阵列区域。因此可以在相同的给定时间内对阵列区域和***区域内成对的总输入/输出线进行预充电。此外，不用大大增加半导体器件的布局尺寸就可以实现对成对的总输入/输出线进行预充电和/或均衡的晶体管。
本发明的实施例可以提供一种半导体器件，其中能在相对短的时间期限内预充电总输入/输出线。本发明的实施例还可以提供一种半导体器件的布局，其中不用增大布局尺寸就可以提供预充电电路。
根据本发明的实施例，提供一种半导体器件，它包括一对本地输入/输出线(LIO)、一对总输入/输出线(GIO)、一个IO线读出放大器以及多个第一预充电电路。这对本地输入/输出线(LIO)通过第一切换电路与一对位线相耦联。这对总输入/输出线(GIO)通过第二切换电路与这对GIO相耦联。IO线读出放大器与这对GIO相耦联并读出和放大这对GIO的数据并输出该放大数据。多个第一预充电电路布置在第二切换电路和IO线读出放大器之间并且与这对GIO相耦联，它们响应于第一预充电控制信号而对这对GIO进行预充电。
第一预充电电路可以包括均衡成对的GIO的均衡单元。第一预充电电路还可以包括预充电成对的GIO的预充电单元。
该半导体器件可以进一步包括相对靠近IO线读出放大器布置的第二预充电电路，它与IO线读出放大器相耦联并且响应于第二预充电控制信号而预充电这对GIO。
根据本发明的附加实施例，可以提供晶体管来对半导体器件的一对GIO进行预充电和/或均衡。晶体管可以包括以第一方向布置的成对的GIO(其中在预定的纽绞区域内第一GIO和第二GIO相互交换位置并且布置在第一方向上)、其中存在于纽绞区域的第一GIO与晶体管的漏极区域相连的第一触点、其中存在于纽绞区域的第二GIO与晶体管的源极区域相连的第二触点以及形成在晶体管的有源区上的多个栅极。
这对GIO还可以设置在纽绞区域的第二方向上，并且第一方向可以和第二方向垂直。特别是，晶体管可以是n-MOS晶体管。
虽然已经参照优选实施例特别显示和说明了本发明，但是对于本领域普通技术人员来说可以理解：在不脱离由所附的权利要求书及其等价物所限定的本发明的精神和范围的情况下可以做出各种形式上和细节上的改动。

Claims (11)

1.一种具有存储单元阵列区域以及与该存储单元阵列区域相分离的***电路区域的半导体存储器件，包括：
多个存储单元；
与所述多个存储单元的一对存储单元分别相连的一对位线；
通过第一切换电路与该对位线相连的一对本地输入/输出线；
通过第二切换电路与该对本地输入/输出线相连的一对总输入/输出线；
与该对总输入/输出线相连的输入/输出线读出放大器，用于读出和放大该对总输入/输出线的数据并输出放大的数据；以及
布置在第二切换电路和输入/输出线读出放大器之间并与所述对总输入/输出线相耦联的多个第一预充电电路，用于响应第一预充电控制信号而对该对总输入/输出线进行预充电，
其中，所述多个存储单元、所述对位线、所述对本地输入/输出线、所述对总输入/输出线、以及所述多个第一预充电电路位于存储单元阵列区域中，并且其中，所述输入/输出线读出放大器位于***电路区域中。
2.根据权利要求1的存储器件，其中，该存储器件进一步包括与输入/输出线读出放大器相连的第二预充电电路，用于响应于第二预充电控制信号而预充电这对总输入/输出线，
其中，该第二预充电电路位于***电路区域中。
3.根据权利要求1的存储器件，其中，第一预充电控制信号和第二预充电控制信号同时被启用或禁用。
4.根据权利要求2的存储器件，其中，第一预充电控制信号与第二预充电控制信号同时被启用或在启用第二预充电控制信号之后被启用，并且第一预充电控制信号与第二预充电控制信号同时禁用或在禁用第二预控制信号之前被禁用。
5.根据权利要求1的存储器件，其中，所述多个第一预充电电路包括晶体管，该晶体管具有分别与所述对本地输入/输出线相连的源极/漏极、以及与所述第一预充电控制信号相连的栅极，其中晶体管响应于第一预充电控制信号而电连接所述对总输入/输出线。
6.根据权利要求1的存储器件，其中，所述多个第一预充电电路包括第一和第二依次相连的晶体管：
其中第一晶体管具有与所述对本地输入/输出线其中之一和电压源分别相连的源极/漏极、以及与第一预充电控制信号相连的栅极；
其中第二晶体管具有与所述对输入/输出线的另一条和电压源分别相连的源极/漏极、以及与第一预充电控制信号相连的栅极；
其中电压源响应于第一预充电控制信号而电连接所述对输入/输出线。
7.根据权利要求6的存储器件，其中电压源为所述半导体存储器件提供大约为电源电压的1/2的电压。
8.根据权利要求1的存储器件，其中，所述多个第一预充电电路包括第一和第二依次相连的晶体管以及第三晶体管：
其中第一晶体管具有与所述对本地输入/输出线其中之一和电压源分别相连的源极/漏极、以及与第一预充电控制信号相连的栅极；
其中第二晶体管具有与所述对输入/输出线的另一条和电压源分别相连的源极/漏极、以及与第一预充电控制信号相连的栅极；
其中第三晶体管具有与所述对输入/输出线分别相连的源极/漏极、以及与第一预充电控制信号相连的栅极；
其中，电压源响应于第一预充电控制信号而电连接所述对总输入/输出线。
9.根据权利要求1的存储器件，
其中部分所述对输入/输出线沿平行方向延伸，部分所述对输入/输出线在纽绞区域内彼此交叉，因此在纽绞区域内的部分所述对输入/输出线沿着与所述平行方向不同的方向延伸，并且
其中，所述多个第一预充电电路连接到纽绞区域内沿着与该平行方向不同的方向延伸的部分所述对输入/输出线。
10.根据权利要求9的存储器件，其中部分所述对输入/输出线沿着第一平行方向延伸，该第一平行方向沿着所述部分所述对输入/输出线的第一长度，并且其中部分所述对输入/输出线在纽绞区域内沿着与第一平行方向不同的第二平行方向延伸，该第二平行方向沿着所述部分所述对输入/输出线的第二长度。
11.根据权利要求10的存储器件，其中第一平行方向和第二平行方向垂直。
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