JPH0291884A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0291884A JPH0291884A JP63242919A JP24291988A JPH0291884A JP H0291884 A JPH0291884 A JP H0291884A JP 63242919 A JP63242919 A JP 63242919A JP 24291988 A JP24291988 A JP 24291988A JP H0291884 A JPH0291884 A JP H0291884A
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- bit lines
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- 238000010586 diagram Methods 0.000 description 10
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Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、半導体記憶装置に係り、特に1トランジスタ
/1キャパシタからなるメモリセルを用いたダイナミッ
クRAM (DRAM)に関する。
/1キャパシタからなるメモリセルを用いたダイナミッ
クRAM (DRAM)に関する。
(従来の技術)
MO8型半導体メモリのうちDRAMは、メモリセル面
積の縮小に伴い高集積化の一途を辿っている。メモリセ
ル面積の縮小には微細加工技術が大きく寄与している。
積の縮小に伴い高集積化の一途を辿っている。メモリセ
ル面積の縮小には微細加工技術が大きく寄与している。
DRAMの高集積化による微細化に伴い、メモリアレイ
内のデータ線間の間隔も小さくなるため、データ線間の
結合容量に起因する干渉雑音が大きくなる、という報告
が最近数多く発表されている(例えば、昭和61年度電
子通信学会全国大会予稿集、講演番号497など)。こ
のデータ線間の干渉雑音は、セルデータをデータ線(即
ちビット線)に読出した時だけでなく、セルデータを増
幅するセンスアンプを駆動する際にも更に重畳されるこ
とが報告されている(1988年、l5SCC論文集p
250〜25])。
内のデータ線間の間隔も小さくなるため、データ線間の
結合容量に起因する干渉雑音が大きくなる、という報告
が最近数多く発表されている(例えば、昭和61年度電
子通信学会全国大会予稿集、講演番号497など)。こ
のデータ線間の干渉雑音は、セルデータをデータ線(即
ちビット線)に読出した時だけでなく、セルデータを増
幅するセンスアンプを駆動する際にも更に重畳されるこ
とが報告されている(1988年、l5SCC論文集p
250〜25])。
第8図および第9図を用いて上述の干渉雑音の問題を具
体的に説明する。第8図は、折返しビット線構造のDR
AMの隣接する2対のビット線BLo、BLo、BL1
.BL、とダイナミック型センスアンプSAo、SA1
部の等両回路であり、第9図は各ビット線上の電圧波形
である。
体的に説明する。第8図は、折返しビット線構造のDR
AMの隣接する2対のビット線BLo、BLo、BL1
.BL、とダイナミック型センスアンプSAo、SA1
部の等両回路であり、第9図は各ビット線上の電圧波形
である。
いまDRAMかアクティブ状態になり、ワード線WLが
選択されてビット線BLo、BL、に■sの信号電圧が
読み出されたとする。このときセンスアンプに参照電位
を供給するためのビット線BLoは、結合容fflcM
を介して隣接するビット線B L 、から−61の干渉
雑音を受ける。次にセンスアンプの活性化信号φSを第
9図に点線で示したように低レベルに遷移させると、次
のような現象が起こる。先ず時刻t1において、センス
アンプの中で最もゲート・ソース間電圧の大きいトラン
ジスタQ3が導通し、ビット線BL、のレベルは徐々に
降下する。このときトランジスタQ、は前述した干渉雑
音δ1によりゲート電圧が低くなっているため導通する
タイミングは遅れる。
選択されてビット線BLo、BL、に■sの信号電圧が
読み出されたとする。このときセンスアンプに参照電位
を供給するためのビット線BLoは、結合容fflcM
を介して隣接するビット線B L 、から−61の干渉
雑音を受ける。次にセンスアンプの活性化信号φSを第
9図に点線で示したように低レベルに遷移させると、次
のような現象が起こる。先ず時刻t1において、センス
アンプの中で最もゲート・ソース間電圧の大きいトラン
ジスタQ3が導通し、ビット線BL、のレベルは徐々に
降下する。このときトランジスタQ、は前述した干渉雑
音δ1によりゲート電圧が低くなっているため導通する
タイミングは遅れる。
従ってビット線BLoは依然高インピーダンス状態にあ
るため、結合容ffi CMにより更に干渉雑音が発生
し、ビット線BLoの電圧を引き下げる。
るため、結合容ffi CMにより更に干渉雑音が発生
し、ビット線BLoの電圧を引き下げる。
この状態はセンスアンプ活性化信号φSが十分に下がり
切るまで持続され、結果的に−62なる雑音が一δlに
重畳されることになる。
切るまで持続され、結果的に−62なる雑音が一δlに
重畳されることになる。
この様なビット線間の干渉雑音は、ビット線のデータ増
幅時間即ちセンス時間を大きくするだけでなく、最悪の
場合はセンスアンプに入力される電位差がこの干渉雑音
により小さくなり、センスアンプ感度以下になるとセン
スアンプが逆データをラッチするという誤動作を生じる
可能性もある。
幅時間即ちセンス時間を大きくするだけでなく、最悪の
場合はセンスアンプに入力される電位差がこの干渉雑音
により小さくなり、センスアンプ感度以下になるとセン
スアンプが逆データをラッチするという誤動作を生じる
可能性もある。
(発明が解決しようとする課題)
以上のようにDRAMの高集積化によるビット線間の結
合容量の増大は、センス時に干渉雑音をもたらし、セン
スアンプ動作にとって高速化の妨げになり、また最悪の
場合誤動作の原因にもなる、という問題があった。
合容量の増大は、センス時に干渉雑音をもたらし、セン
スアンプ動作にとって高速化の妨げになり、また最悪の
場合誤動作の原因にもなる、という問題があった。
本発明は、この様な問題を解決したDRAMを提供する
ことを目的とする。
ことを目的とする。
[発明の構成コ
(課題を解決するための手段)
本発明は、ダイナミック型センスアンプを有するDRA
Mにおいて、ワード線の駆動により選択されたセルデー
タをあるビット線対に読み出す際に、このビット線対に
隣接するビット線対を非選択としてプリチャージ電位に
固定するレイアウトおよび回路手段を有することを特徴
とする。
Mにおいて、ワード線の駆動により選択されたセルデー
タをあるビット線対に読み出す際に、このビット線対に
隣接するビット線対を非選択としてプリチャージ電位に
固定するレイアウトおよび回路手段を有することを特徴
とする。
(作用)
本発明によれば、信号電圧が読み出されるビット線対に
隣接するビット線対を非選択とすることによって、注目
するビット線に隣接するビット線から結合容量を介して
干渉雑音が乗ることがない。従って本発明によれば、微
細化によりビット線間の結合容量が大きくなっても、十
分な信号をセンスアンプに入力することができ、動作マ
ージンの大きい高速動作可能なりRAMを得ることがで
きる。
隣接するビット線対を非選択とすることによって、注目
するビット線に隣接するビット線から結合容量を介して
干渉雑音が乗ることがない。従って本発明によれば、微
細化によりビット線間の結合容量が大きくなっても、十
分な信号をセンスアンプに入力することができ、動作マ
ージンの大きい高速動作可能なりRAMを得ることがで
きる。
(実施例)
以下、本発明の詳細な説明する。
第1図は、一実施例のDRAMの要部構成を示す等価回
路である。この実施例では、複数対のビット線BL、B
L (BLo、BLo、BLlBL、、・・・)がそ
れぞれダイナミック型センスアンプSA (SAo、S
A1.・・・)の両側に配設されたオープン・ビット線
型のレイアウトを有する。ビット線BLとこれと交差す
るワード線WL(WLo、WLl、・・・)の交点位置
にメモリセルM(Ml、M2.・・・)が配置されてい
る。ビット線BLと対をなすビット線BLとダミーワー
ド線DWLo、DWL、との交点位置にはダミーセルD
M (DM、、DM2.・・・)が配置されている。
路である。この実施例では、複数対のビット線BL、B
L (BLo、BLo、BLlBL、、・・・)がそ
れぞれダイナミック型センスアンプSA (SAo、S
A1.・・・)の両側に配設されたオープン・ビット線
型のレイアウトを有する。ビット線BLとこれと交差す
るワード線WL(WLo、WLl、・・・)の交点位置
にメモリセルM(Ml、M2.・・・)が配置されてい
る。ビット線BLと対をなすビット線BLとダミーワー
ド線DWLo、DWL、との交点位置にはダミーセルD
M (DM、、DM2.・・・)が配置されている。
ここでメモリセルアレイは、通常のオーブン・ビット線
構造のように全てのビット線とワード線の交点にメモリ
セルが配置される訳ではなく、図示のように偶数番目の
ビット線と偶数番目のワード線の交点位置、および奇数
番目のビット線と奇数番目のワード線の交点位置にのみ
メモリセルが配置される構成としている。またセンスア
ンプSAは以上のメモリセル配列に対、応して、奇数番
目のものか活性化信号ψsoにより活性化され、偶数番
目のものは別の活性化信号ψs1により活性化されるよ
うに構成され、これらが同時に活性化されることがない
ようになっている。
構造のように全てのビット線とワード線の交点にメモリ
セルが配置される訳ではなく、図示のように偶数番目の
ビット線と偶数番目のワード線の交点位置、および奇数
番目のビット線と奇数番目のワード線の交点位置にのみ
メモリセルが配置される構成としている。またセンスア
ンプSAは以上のメモリセル配列に対、応して、奇数番
目のものか活性化信号ψsoにより活性化され、偶数番
目のものは別の活性化信号ψs1により活性化されるよ
うに構成され、これらが同時に活性化されることがない
ようになっている。
ビット線には通常、ビット線プリチャージ回路。
イコライズ回路、プルアップ回路等が設けられるが、図
ではこれらを省略しである。
ではこれらを省略しである。
第2図は、メモリアレイ部の模式的なレイアウト例であ
る。
る。
第3図は、この実施例のDRAMのセンス動作を説明す
るタイミング図である。外部制御信号RASが“L”レ
ベルに遷移して読み出しサイクルに入り、ロウ・アドレ
スがDRAMチップ内部に取り込まれ、このアドレスに
従ってロウφデコーダにより選択された1本のワード線
WLとダミーワード線DWLが選択される。いま例えば
、メモリセルM3を読み出す場合は、ワード線WL。
るタイミング図である。外部制御信号RASが“L”レ
ベルに遷移して読み出しサイクルに入り、ロウ・アドレ
スがDRAMチップ内部に取り込まれ、このアドレスに
従ってロウφデコーダにより選択された1本のワード線
WLとダミーワード線DWLが選択される。いま例えば
、メモリセルM3を読み出す場合は、ワード線WL。
とダミーワード線DWLoが″H″レベルになる。
これにより、ビット線BL2.BL2にそれぞれメモリ
セルM3.ダミーセルDM3の信号電荷が読み出される
。読み出された信号は、次にセンスアンプ活性化信号ψ
SOが“L”レベルになることにより、センスアンプS
A2により増幅される。このセンス増幅の際、もう一つ
の活性化信号ψs1は“H”レベルに保たれ、センスア
ンプS A1. S A3 、・・・は非活性に保た
れる。即ちこのセンス増幅の間、選択ビット線BL2.
BL2に隣接するビット線BL、、BL、、BL3゜B
L3はプリチャージ電位に固定されている。この結果、
選択ビット線に対して隣接ビット線からの干渉雑音は乗
らない。
セルM3.ダミーセルDM3の信号電荷が読み出される
。読み出された信号は、次にセンスアンプ活性化信号ψ
SOが“L”レベルになることにより、センスアンプS
A2により増幅される。このセンス増幅の際、もう一つ
の活性化信号ψs1は“H”レベルに保たれ、センスア
ンプS A1. S A3 、・・・は非活性に保た
れる。即ちこのセンス増幅の間、選択ビット線BL2.
BL2に隣接するビット線BL、、BL、、BL3゜B
L3はプリチャージ電位に固定されている。この結果、
選択ビット線に対して隣接ビット線からの干渉雑音は乗
らない。
こうしてこの実施例によれば、読み出し時に選択ビット
線に隣接するビット線の電位を固定した状態に保つこと
によって、隣接するビット線からの干渉雑音はなくなる
。
線に隣接するビット線の電位を固定した状態に保つこと
によって、隣接するビット線からの干渉雑音はなくなる
。
なお、メモリアレイのレイアウトは第2図に限らず、例
えば第4図のようなものでもよい。要は、一つのビット
線か選択された時にこれに隣接するビット線では読み出
しが行われず、またこれがつながるセンスアンプは非活
性の状態を保ってそのビット線電位が固定されていれば
よい。
えば第4図のようなものでもよい。要は、一つのビット
線か選択された時にこれに隣接するビット線では読み出
しが行われず、またこれがつながるセンスアンプは非活
性の状態を保ってそのビット線電位が固定されていれば
よい。
第5図は、別の実施例のDRAMである。この実施例で
は、センスアンプに関して折返しビット線型の構成とし
ている。即ち、ビット線対BL。
は、センスアンプに関して折返しビット線型の構成とし
ている。即ち、ビット線対BL。
BLoは並行させて配置し、その一端部にダイナミック
型センスアンプSAOが配置される。このビット線対B
Lo、BLOに隣接するビット線対対して(1/2)ピ
ッチずれた状態で並行して配置され、ビット線対BLo
、BLoとは逆の端部にダイナミック型センスアンプS
A1が配置される。以下、同様のビット線配列の繰返し
とする。これらのビット線と交差するワード線WL(W
Lo、WLl、・・・)との各交点位置のうち、図のよ
うにメモリセルM (Ml 、 M2 、 、)が配置
される。右側のセンスアンプSAoと左側のセンスアン
プSA、は先の実施例と同様に、別々の活性化信号ψs
o、 ψ31により選択的に活性化されるようになっ
ている。
型センスアンプSAOが配置される。このビット線対B
Lo、BLOに隣接するビット線対対して(1/2)ピ
ッチずれた状態で並行して配置され、ビット線対BLo
、BLoとは逆の端部にダイナミック型センスアンプS
A1が配置される。以下、同様のビット線配列の繰返し
とする。これらのビット線と交差するワード線WL(W
Lo、WLl、・・・)との各交点位置のうち、図のよ
うにメモリセルM (Ml 、 M2 、 、)が配置
される。右側のセンスアンプSAoと左側のセンスアン
プSA、は先の実施例と同様に、別々の活性化信号ψs
o、 ψ31により選択的に活性化されるようになっ
ている。
この様な構成として例えば、メモリセルM2の情報をビ
ット線BL1を介して読み出す場合、活性化15号SA
Iを“L”レベルに落とすことによりセンスアンプSA
によりセンスする。このとき活性化信号ψsoは“H”
レベルに保ち、センスアンプSAoは非活性状態に保っ
てビット線BLo、BLOをプリチャージ電位に保つ。
ット線BL1を介して読み出す場合、活性化15号SA
Iを“L”レベルに落とすことによりセンスアンプSA
によりセンスする。このとき活性化信号ψsoは“H”
レベルに保ち、センスアンプSAoは非活性状態に保っ
てビット線BLo、BLOをプリチャージ電位に保つ。
こうしてこの実施例によっても、選択されたビット線に
は隣接するビット線からの干渉雑音は乗らない。
は隣接するビット線からの干渉雑音は乗らない。
第6図は更に他の実施例のDRAMの要部構成である。
この実施例は、オープン・ビット線構成に近い形をして
おり、第1図の実施例を変形したものということができ
る。ビット線BLとワード線WLおよびダミーワード線
DWLに対するメモリセルMおよびダミーセルDMの配
列は第1図と同様である。この実施例では、二つのビッ
ト線対に対して一つのセンスアンプSAを配置し、制御
信号φto、 φt1により制御されるトランスファ
ゲートQ(Ql、Q2.・・・)によって隣接する二つ
のビット線対の一方を選択的にセンスアンプSAに接続
するように構成されている。センスアンプ列は従って一
つの活性化信号ψ8により活性化される。
おり、第1図の実施例を変形したものということができ
る。ビット線BLとワード線WLおよびダミーワード線
DWLに対するメモリセルMおよびダミーセルDMの配
列は第1図と同様である。この実施例では、二つのビッ
ト線対に対して一つのセンスアンプSAを配置し、制御
信号φto、 φt1により制御されるトランスファ
ゲートQ(Ql、Q2.・・・)によって隣接する二つ
のビット線対の一方を選択的にセンスアンプSAに接続
するように構成されている。センスアンプ列は従って一
つの活性化信号ψ8により活性化される。
第7図は、この実施例のDRAMの動作を説明するため
のタイミング図である。外部制御信号RASが″L″レ
ベルになって読み出しサイクルに入り、ロウ・デコーダ
により選択されたワード線例えばWLoとダミーワード
線DWLoが“H” レベルになる。これにより、メモ
リセルM、、M3 、・・・およびダミーセルDM、、
DM3 。
のタイミング図である。外部制御信号RASが″L″レ
ベルになって読み出しサイクルに入り、ロウ・デコーダ
により選択されたワード線例えばWLoとダミーワード
線DWLoが“H” レベルになる。これにより、メモ
リセルM、、M3 、・・・およびダミーセルDM、、
DM3 。
・・・のデータがそれぞれビット線BLo、BL2゜・
・およびこれらと対のビット線BLo、BL2・・に読
み出される。そして、共に“H”レベルにあった制御信
号φto、 φtiのうちφt1が“L” レベルと
なり、非選択のビット線BL、、BL3・・およびこれ
らと対のビット線BL、、BL3・・・はセンスアンプ
SAから切離される。その後活性化信号ψSが“L”レ
ベルになることにより、選択されたビット線情報のセン
スが行われる。このとき2選択されたビット線に隣接す
る非選択のビット線はプリチャージ電位を保つため、こ
れら非選択ビット線からの選択ビット線への干渉雑音は
乗らない。
・およびこれらと対のビット線BLo、BL2・・に読
み出される。そして、共に“H”レベルにあった制御信
号φto、 φtiのうちφt1が“L” レベルと
なり、非選択のビット線BL、、BL3・・およびこれ
らと対のビット線BL、、BL3・・・はセンスアンプ
SAから切離される。その後活性化信号ψSが“L”レ
ベルになることにより、選択されたビット線情報のセン
スが行われる。このとき2選択されたビット線に隣接す
る非選択のビット線はプリチャージ電位を保つため、こ
れら非選択ビット線からの選択ビット線への干渉雑音は
乗らない。
従ってこの実施例によっても、隣接するビット線からの
結合容量を介した干渉雑音のない信頼性の窩いセンス動
作が可能になる。
結合容量を介した干渉雑音のない信頼性の窩いセンス動
作が可能になる。
[発明の効果コ
以上述べたように本発明によれば、高集積化したDRA
Mでのビット線間の結合容量に起因する干渉雑音を効果
的に除去し、動作マージンの大きい高速動作可能なりR
AMを実現することができる。
Mでのビット線間の結合容量に起因する干渉雑音を効果
的に除去し、動作マージンの大きい高速動作可能なりR
AMを実現することができる。
第1図は、本発明の一実施例のDRAMの要部構成を示
す等価回路図、第2図はそのメモリアレイの模式的レイ
アウト例を示す図、第3図はそのDRAMの動作を説明
するためのタイミング図、第4図は他のメモリアレイの
模式的レイアウト例を示す図、第5図は他の実施例のD
RAMの要部構成を示す等価回路図、第6図は晒の他の
実施例のDRAMの要部構成を示す等価回路図、第7図
はその動作を説明するためのタイミング図、第8図およ
び第9図は従来のDRAMでのビット線間の干渉雑音を
説明するための図である。 BL、BL (BL、、BLo、BLl、BL、。 ・・)・・・ビット線、WL (WLo、WLl、
・・・)・・・ワード線、DWLo、DWL、・・・
ダミーワード線、M (Ml 、 M2 、・・・)・
・・メモリセル、D M (D M l 、 D M
2 、・・・)ダミーセル、S A (S A O+
S A 1 + ・・・)・・・ダイナミック型セン
スアンプ。
す等価回路図、第2図はそのメモリアレイの模式的レイ
アウト例を示す図、第3図はそのDRAMの動作を説明
するためのタイミング図、第4図は他のメモリアレイの
模式的レイアウト例を示す図、第5図は他の実施例のD
RAMの要部構成を示す等価回路図、第6図は晒の他の
実施例のDRAMの要部構成を示す等価回路図、第7図
はその動作を説明するためのタイミング図、第8図およ
び第9図は従来のDRAMでのビット線間の干渉雑音を
説明するための図である。 BL、BL (BL、、BLo、BLl、BL、。 ・・)・・・ビット線、WL (WLo、WLl、
・・・)・・・ワード線、DWLo、DWL、・・・
ダミーワード線、M (Ml 、 M2 、・・・)・
・・メモリセル、D M (D M l 、 D M
2 、・・・)ダミーセル、S A (S A O+
S A 1 + ・・・)・・・ダイナミック型セン
スアンプ。
Claims (4)
- (1)1トランジスタ/1キャパシタ構造のメモリセル
を配列したメモリアレイと、このメモリアレイの各メモ
リセルと信号電荷の授受を行なう複数対のビット線と、
このビット線と交差配列されて前記メモリセルを選択駆
動する複数のワード線と、各ビット線対の電位差を検出
するダイナミック型センスアンプとを有する半導体記憶
装置において、ワード線の駆動によりメモリセルのデー
タをビット線に読出す際に、このビット線に隣接して配
置される2本のビット線がプリチャージ電位に固定され
ることを特徴とする半導体記憶装置。 - (2)1トランジスタ/1キャパシタ構造のメモリセル
を配列したメモリアレイと、このメモリアレイの各メモ
リセルと信号電荷の授受を行なう複数対のビット線と、
このビット線と交差配列されて前記メモリセルを選択駆
動する複数のワード線と、前記ビット線対の電位差を検
出するダイナミック型センスアンプとを有する半導体記
憶装置において、各センスアンプに接続されるビット線
対がセンスアンプを挟んでその両側に配設されるオープ
ン・ビット線型の構造を有し、一本のワード線に沿って
隣接する2本のビット線に着目した時にこれらの二つの
交点のうち一方にのみメモリセルが配置され、且つセン
スアンプはその配列の一つおきに異なるセンスアンプ活
性化信号が入力され、隣接するセンスアンプが同時に活
性化されることがないように構成されていることを特徴
とする半導体記憶装置。 - (3)1トランジスタ/1キャパシタ構造のメモリセル
を配列し、ダミーセルには書込み専用MOSトランジス
タを有するメモリアレイと、このメモリアレイの各メモ
リセルと信号電荷の授受を行なう複数対のビット線と、
このビット線と交差配列されて前記メモリセルを選択駆
動する複数のワード線と、各ビット線対の電位差を検出
するダイナミック型センスアンプとを有する半導体記憶
装置において、各センスアンプに接続されるビット線対
が並行して配設される折返しビット線型の構造を有し、
あるビット線対とこれに隣接するビット線対とが(1/
2)ピッチずれた状態で配設されてこれらの異なる端部
にセンス時に同時には活性化されないセンスアンプが設
けられ、ワード線の選択によりセル・データが所定のビ
ット線対に読み出される際に、これに隣接するビット線
対が電位固定されるようにしたことを特徴とする半導体
記憶装置。 - (4)1トランジスタ/1キャパシタ構造のメモリセル
を配列したメモリアレイと、このメモリアレイの各メモ
リセルと信号電荷の授受を行なう複数対のビット線と、
このビット線と交差配列されて前記メモリセルを選択駆
動する複数のワード線と、前記ビット線対の電位差を検
出するダイナミック型センスアンプとを有する半導体記
憶装置において、各センスアンプに接続されるビット線
対がセンスアンプを挟んでその両側に配設されるオープ
ン・ビット線型の構造を有し、一本のワード線に沿って
隣接する2本のビット線に着目した時にこれらの二つの
交点のうち一方にのみメモリセルが配置され、且つセン
スアンプは隣接する2対のビット線に一つずつ配列され
、一つのセンスアンプと2対のビット線対の間に選択ゲ
ートが設けられて、隣接するビット線対に同時にセルデ
ータが読み出されることがないように構成されているこ
とを特徴とする半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63242919A JPH0291884A (ja) | 1988-09-28 | 1988-09-28 | 半導体記憶装置 |
US07/412,930 US5062079A (en) | 1988-09-28 | 1989-09-26 | MOS type random access memory with interference noise eliminator |
KR1019890013968A KR970005431B1 (ko) | 1988-09-28 | 1989-09-28 | 간섭잡음 제거회로를 갖춘 반도체기억장치 |
DE3932442A DE3932442C2 (de) | 1988-09-28 | 1989-09-28 | Dynamischer Speicher mit wahlfreiem Zugriff |
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JP63242919A JPH0291884A (ja) | 1988-09-28 | 1988-09-28 | 半導体記憶装置 |
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JPH0291884A true JPH0291884A (ja) | 1990-03-30 |
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ID=17096164
Family Applications (1)
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JP63242919A Pending JPH0291884A (ja) | 1988-09-28 | 1988-09-28 | 半導体記憶装置 |
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JP (1) | JPH0291884A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04177691A (ja) * | 1990-11-09 | 1992-06-24 | Nec Corp | 半導体記憶装置 |
US6987698B2 (en) | 2002-05-21 | 2006-01-17 | Fujitsu Limited | Semiconductor memory having dummy regions in memory cell array |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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-
1988
- 1988-09-28 JP JP63242919A patent/JPH0291884A/ja active Pending
Patent Citations (4)
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