JPS63222390A

JPS63222390A - 半導体記憶装置

Info

Publication number: JPS63222390A
Application number: JP62055903A
Authority: JP
Inventors: Hideto Hidaka; 秀人日高
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-03-10
Filing date: 1987-03-10
Publication date: 1988-09-16
Anticipated expiration: 2010-02-15
Also published as: JPH0713847B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、高集積半導体記憶装置に関し、特に、ダイ
ナミック型半導体記憶装置に関する。

［従来の技術］第７図は、従来のダイナミック型半導体記憶装置（ダイ
ナミック型ＲＡＭ）のメモリセル部の構造を示す図であ
る。ダイナミック型半導体記憶装置は、その高集積化に
伴い、セルキャパシタを基板上に掘った穴（ｔｒｅｎｃ
ｈ）の壁面上に形成し、この壁面を利用して、平面セル
サイズを小さくしつつ、セルキャパシタ容量は必要量を
確保するという傾向にある。

第７図は、このような高集積化に適したメモリセル構造
の一例である。特に、第７図（ａ）は平面図であり、第
７図（ｂ）は、第７図（ａ）上の線ｘ−ｘ’に沿って見
た概略断面図である。

第７図に示す例では、セルキャパシタの対向電極（セル
プレート）１は第１層目のポリシリコン層、ワード線ト
ランスファゲート２は第２層目のポリシリコン層、ビッ
ト線３はアルミニウム層で形成されており、セルキャパ
シタは、セル間の形成された溝の壁面上に形成されてい
る。

このような構成では、ビット線３、ワード線２、メモリ
セル１の関係が、第８図（ａ）のようなフォールデッド
ビット線方式に適する関係にあらず、第８図（ｂ）に示
すようなオーブンビット線方式に適した関係になってい
る。

一方、フォールデッドビット線方式は、メモリアレイノ
イズのコモンモード化によるノイズキャンセル機能を備
え、また、高感度センス動作によりビット線電位の読出
し動作余裕があり、しかも、センスアンプのレイアウト
ピッチが大きくとれる等の利点が多く、高集積半導体記
憶装置に適した方式である。

［発明が解決しようとする問題点コにもかかわらず、従来の半導体記憶装置においては、メ
モリセル構造の高集積化の方向が、フォールデッドビッ
ト線方式に適するものとはなっておらず、両者を組合わ
せることができないという問題点があった。

つまり、従来の半導体記憶装置では、高集積化が可能な
メモリセル構造と、フォールデッドビット線構造の長所
とを兼ね備えたメモリセルアレイが実現困難であった。

この発明は、上記のような問題点を解消するためになさ
れたもので、高集積化に適したオーブンビット線方式の
メモリセル構造を持ちながら、完全にフォールデッドビ
ット線と同様なセンス動作が可能な半導体記憶装置を得
ることを目的とする。

［問題点を解決するための手段］この発明に係る半導体記憶装置は、ビット線対をメモリ
セルアレイの中央部で分割して縦列配置し、必要に応じ
て分割されたビット線対のいずれか一方同士を接続して
、完全にフォールデッドビット線方式と同様なセンス動
作が可能にしたものである。

［作用］この発明における半導体記憶装置は、分割されたビット
線対のそれぞれについて、フォールデッドビット線方式
の信号読出し、センス、再書込みの各動作が行なわれる
。

［発明の実施例］以下、この発明の実施例を図に？いて説明する。

第１図は、この発明の一実施例によるメモリセルアレイ
の回路図である。

メモリセル自体は、第８図（ｂ）に示すようなオーブン
ビット線方式に適する構造を有している。

したがって、第１図において、選択されたワード線ＷＬ
により、対をなすビット線ＢＬＩ、ＢＬＩのそれぞれに
、１個ずつメモリセルＣ１，Ｃ２が接続される。

この実施例の構成上の特徴は、ビット線対が、その中央
で左右に二分割されており、それぞれ、ＢＬＩとＢＬＩ
、ＢＬ２とＢＬ２が対になっていて、これら各対に、そ
れぞれ、センスアンプＳＡ１、ＳＡ２が接続されている
ことである。

さらにまた、ビット線ＢＬＩとＢＬ２とは、トランスフ
ァゲートトランジスタＴ１によって断続可能にされてい
ることである。

第２図は、第１図の回路における信号の動作タイミング
図であり、第３図（ａ）（ｂ）（ｃ）（ｄ）は、それぞ
れ、第１図のビット線ＢＬＩ。

ＢＬＩ、ＢＬ２．ＢＬ２における信号読出し時の電位の
変化を示している。

以下、第１図の回路の動作について、第１図ないし第３
図を参照しながら説明をする。

第２図において、外部信号ＲＡＳが立ち下がると、ロウ
アドレスがラッチされ、ロウアドレスに従って選択され
た第１図のメモリアレイブロック１００のワード線ＷＬ
が立ち上がる。これが第２図の時刻ｔ、である。

このとき、ビット線対ＢＬＩ、ＢＬＩには、それぞれ、
メモリセルＣ１，Ｃ２が接続されるので、これらメモリ
セルＣ１，Ｃ２に蓄えられた信号が、それぞれ、ビット
線ＢＬＩ、ＢＬＩ上に現われる。

このとき、ビット線プリチャージ電圧Ｖｒ　、が１／２
Ｖｃｃ　（Ｖｃｃａｔ電源電位）とすると、なる電位変
化が、ビット線ＢＬＩ、ＢＬＩ上に現われることになる
。

ところで、第１図の回路の場合は、ビット線ＢＬｌ、百
Ｔゴ、　　ＢＬ２．ＢＬ２は、二分割された通常のビッ
ト線の半分の長さであるから、その浮遊容量は、それぞ
れ、１／２Ｃａである。

また、この状態では、第２図に示すように、信号φ□、
がハイレベルであって、トランスファゲートトランジス
タＴ１が“オン°状態であるから、ビット線ＢＬＩはビ
ット線ＢＬ２とつながった状態である。よって、ビット
線ＢＬＩ、ＢＬＩ、ＢＬ２に現われる電位変化Δｖ＆　
Ｌ　Ｉ　ｒ　Δ”ＴＬ　Ｉ　ｓΔＶ丁で７はそれぞれ、
それぞれ、となる。

通常、ビット線浮遊容ＩＣａとメモリセル容量Ｃｓとの
比は、ＣＢ／Ｃｓ−１０〜２０であるから、上記式より、メモリセルＣ１によりビット
線ＢＬＩに現われる信号電圧は、メモリセルＣ２により
ビット線百Ｔ了および丁τ７に現われる信号電圧のほぼ
２倍となる。

この後、第２図に示すように、時刻ｔ２で信号φＴ、が
立ち下がり、トランジスタＴ１が“オフ”になり、今ら
にその後、時刻ｔ、に信号φＢが立ち上がって、センス
アンプＳＡＩ、ＳＡ２によるセンス動作が開始する。

よって、センスアンプＳＡＩによってメモリセルＣ１の
データが検知され、この後、時刻ｔ、に信号φＴ、が立
ち上がり、信号φＴ２が立ち下がると、センスアンプＳ
Ａ２によって検知および増幅されたメモリセルＣ２の信
号情報がビット線１τＴを通してメモリセルＣ２に再書
込みされる。

以上の動作により、最終的に、メモリセルＣ１のデータ
はセンスアンプＳＡＩに、メモリセルＣ２のデータはセ
ンスアンプＳＡ２にラッチされ、さらに、メモリセルＣ
２に対しては、ビット線ＢＬｌを介して元の蓄積データ
が書込まれる。

これは、第３　（ａ）（ｂ）（ｃ）（ｄ）に示すごとく
、メモリセルＣ１，Ｃ２がどのような電荷蓄積状態にお
いても、誤りなく行なわれる。

よって、第２図に示すように外部信号ＲＡＳを再び立ち
下げてサイクルを終了すれば、２つのメモリセルＣ１，
Ｃ２に対して、蓄積データの読出しおよび再書込み動作
、すなわちリフレッシュ動作が行なわれたことになる。

また、この後、外部信号ＣＡＳを立ち下げて、コラムア
ドレス選択をし、該当するメモリセルＣ１、Ｃ２にデー
タの入出力を行なう場合にも、通常と全く同じ動作によ
り行なえる。

なお、以上の動作に必要なセンスアンプＳＡ１゜ＳＡ２
の回路例を第４図に示し、また、コラム選択系の回路例
を第５図に示す。第５図において、Ｉｌｏ、Ｉｌｏは、
データ入出力線を示している。

以上のように、この発明の一実施例では、従来のダイナ
ミック型半導体記憶装置と全く同じ動作が可能である。

上記実施例では、第１図のメモリアレイブロック１００
中のワード線ＷＬが選択される場合を説明したが、メモ
リアレイブロック２００中のワード線が選択される場合
には、第２図に破線で示したように、信号φＴ２および
φ丁、の波形を、上述の説明の場合と逆にするだけでよ
い。

また、上記実施例では、時刻ｔ、と１４　（第２図およ
び第３図参照）の間に十分な時間があり、ビット線電位
が接地電位（Ｏｖ）と電源電位ＶｃＣに確定してから信
号φ□、が立ち上がるとして説明したが、時刻ｔ８とｔ
４との間は、それほど大きな時間間隔である必要はない
。

また、上記実施例では、ビット線プリチャージ電位ＶＰ
Ｒが、１　／　２　Ｖ　ｃ　ｃである場合を示したが、
この発明の要旨は、ビット線プリチャージ電位ＶＰＩＩ
の如何にかかわらず成り立つということを付は加えてお
く。

ｆｆ１６図は、第１図に示したこの発明の一実施例の回
路の改良例であり、第１図の回路におけるメモリセルア
レイブロック中央部のビット線ＢＬＩ。

ＢＬ２．Ｂ、Ｌｌ、ＢＬ２の分割部分の図である。

第１図の回路では、時刻Ｔ２に信号φ丁、が立ち下がる
（第２図参照）と、トランジスタＴ１のゲート−ソース
間容量およびゲート−ドレイン間容量を介して、ビット
線ＢＬＩとＢＬ２にカップリングノイズが与えられ、こ
れが信号読出し余裕を低下させる原因になるという欠点
があった。

そこで、第６図の改良例のように、ビット線ＢＬ１とＢ
Ｌ２の間にも、同様なカップリングノイズを与えこのノ
イズをキャンセルするためのダミートランジスタＴＩ’
　、Ｔ２’を設ければ、上記欠点を解消することができ
る。

なお、第６図において、Ｗ、２Ｗは、それぞれ、トラン
ジスタＴｌ’　、Ｔ２’　、Ｔｌのゲート幅を示してい
る。

［発明の効果］以上のように、この発明によれば、メモリセル構造はオ
ーブンビット線方式に適合した構造をとりながら、その
動作が完全にフォールデッドビット線方式に適したメモ
リセルアレイが実現でき、高集積化と高信頼性とが両立
された半導体記憶装置を得ることができる。

【図面の簡単な説明】

第１図は、この発明の一実施例に係るメモリセルアレイ
の回路図である。第２図および第３図は、第１図に示す
回路図の信号の動作タイミング図および電圧波形図であ
る。第４図は、センスアンプの具体的な構成例を示す回
路図である。第５図は、コラム選択系の回路例を示す図
である。第６図は第１図の回路の改良例を示す図である
。第７図は、従来の半導体記憶装置のメモリセルアレイ
を構成を説明するための図である。第８図は、フォール
デッドビット線方式とオーブンビット線方式とを説明す
るための図である。図において、ＢＬＩ、ＢＬＩ、ＢＬ２．ＢＬ２はビット
線対、ＷＬはワード線、Ｔ１はトランスファゲートトラ
ンジスタを示す。

Claims

【特許請求の範囲】

（１）縦列に配置された第１ビット線対および第２ビッ
ト線対と、各ビット線対に接続された第１のセンスアン
プおよび第２のセンスアンプと、これら各ビット線対と
交差する複数のワード線と、ビット線とワード線との各
交点に設けられたメモリセルとからなるメモリセルアレ
イを有する半導体記憶装置であって、前記ワード線の選択時には、選択されたワード線によっ
て、前記第１のビット線対または第２のビット線対に接
続された２個のメモリセルが同時に選択されるようにさ
れており、前記メモリセルに貯えられたメモリセルデータをビット
線へ読出す時には、前記縦列に配置された第１のビット
線対および第２のビット線対のうちの、いずれか片側の
縦列配置されたビット線同士を互いに接続し、かつ、前
記センスアンプの動作時には両者を切り離すためのトラ
ンスファゲートを有することを特徴とする、半導体記憶
装置。
（２）前記トランスファゲートは、前記センスアンプの
動作後に再び導通状態となって、前記センスアンプで検
知および増幅された信号電位を、前記片側のビット線を
通して前記メモリセルに再書込みするように動作するこ
とを特徴とする、特許請求の範囲第１項に記載の半導体
記憶装置。