JPS6034192B2 - メモリ - Google Patents
メモリInfo
- Publication number
- JPS6034192B2 JPS6034192B2 JP52043552A JP4355277A JPS6034192B2 JP S6034192 B2 JPS6034192 B2 JP S6034192B2 JP 52043552 A JP52043552 A JP 52043552A JP 4355277 A JP4355277 A JP 4355277A JP S6034192 B2 JPS6034192 B2 JP S6034192B2
- Authority
- JP
- Japan
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- memory
- data line
- group
- pas
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- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
{1} 発明の利用分野
本発明は、1トランジスタメモリのセンス回路に関し、
さらに雑音が小さくでき、安定度の高いメモIJ‘こ関
するのである。
さらに雑音が小さくでき、安定度の高いメモIJ‘こ関
するのである。
{2) 従来技術
第1図は、従来の1トランジスタメモリのセンス回路お
よび各節点の波形で、1対のデータ線(たとえば11,
11)に対し、1つの差動アンプ(PA)が配置されて
おり、1つのデータ線はm個のメモリセル(MC)を有
し、PAは、第1図に示すようにn個ある。
よび各節点の波形で、1対のデータ線(たとえば11,
11)に対し、1つの差動アンプ(PA)が配置されて
おり、1つのデータ線はm個のメモリセル(MC)を有
し、PAは、第1図に示すようにn個ある。
メモリセルの読出し‘ま〆モリセルと、ダミーセルと同
時に議出し、メモリセル、ダミーセルが接続されたデー
タ線の電位差をPAで差動的に検出する。図ではダミー
セルは省略してある。
時に議出し、メモリセル、ダミーセルが接続されたデー
タ線の電位差をPAで差動的に検出する。図ではダミー
セルは省略してある。
PAの一方の端子はすべて共通線1に接続されており、
メモリの微少議出し信号V,は、パルスマ脚、トランジ
スタQでV2まで増幅されその後パルスCpa2とトラ
ンジスタQ,で高速に増幅される。今データ線11のM
Cが選ばれて情報が“1”(高電圧)の場合のデータ線
11と11の波形(データ線11は実線A)が第1図に
示されている。ワード電圧によってV,なる微少電圧差
が生じ、めpaoによって、まずV2まで増幅され、O
脚 によって完全に増幅される。以上は、理想的な場合
であるが、ここに、n個のPAが同時に動作することに
より、情報検出時にワード線(W1,Wmなど)とデー
タ線(11,lnなど)間の結合容量Ccを介して雑音
が生じる。すなわち、今データ線11の“1”読出しに
着目し、PAに対しデータ線11側の全データ線(ln
まで、n−1本)が“0”読み出し(第1図データ線1
1の波形とほぼ同じ)とする。J側によって(n−1)
本のデータ線力W2まで変化すること、この電圧変化は
、1本のワード線にCcを通して、VN.だムナ結合す
る。VN,は次式で示される。VN.=Cチ辛忌≧に台
にCV2羊芸事V2 {・’ここでCwはワード線容
量である。
メモリの微少議出し信号V,は、パルスマ脚、トランジ
スタQでV2まで増幅されその後パルスCpa2とトラ
ンジスタQ,で高速に増幅される。今データ線11のM
Cが選ばれて情報が“1”(高電圧)の場合のデータ線
11と11の波形(データ線11は実線A)が第1図に
示されている。ワード電圧によってV,なる微少電圧差
が生じ、めpaoによって、まずV2まで増幅され、O
脚 によって完全に増幅される。以上は、理想的な場合
であるが、ここに、n個のPAが同時に動作することに
より、情報検出時にワード線(W1,Wmなど)とデー
タ線(11,lnなど)間の結合容量Ccを介して雑音
が生じる。すなわち、今データ線11の“1”読出しに
着目し、PAに対しデータ線11側の全データ線(ln
まで、n−1本)が“0”読み出し(第1図データ線1
1の波形とほぼ同じ)とする。J側によって(n−1)
本のデータ線力W2まで変化すること、この電圧変化は
、1本のワード線にCcを通して、VN.だムナ結合す
る。VN,は次式で示される。VN.=Cチ辛忌≧に台
にCV2羊芸事V2 {・’ここでCwはワード線容
量である。
データ線11は【1)式の電圧変化をうけたワード線、
(m−1)本と結合する故、データ線11に生じる雑音
VNは、次式となる。VN=−(m−,)CC CD+(m−1に。
(m−1)本と結合する故、データ線11に生じる雑音
VNは、次式となる。VN=−(m−,)CC CD+(m−1に。
・VN,±−砦.cD窯Cc。
v2 (2}このVNにより、データ線11は、
第1図点線に示すような変化をうけ、マリ2 オン時の
電圧差はV2−VNとなり、V2<VNなら誤動差とな
り、またV2>V,Jでも電圧差が小さくなるため、C
M2 オン後のデータ線11の電圧が下がり、再書きこ
み電圧が下がり、メモリ動作に重大な支障をきたす。
第1図点線に示すような変化をうけ、マリ2 オン時の
電圧差はV2−VNとなり、V2<VNなら誤動差とな
り、またV2>V,Jでも電圧差が小さくなるため、C
M2 オン後のデータ線11の電圧が下がり、再書きこ
み電圧が下がり、メモリ動作に重大な支障をきたす。
‘3} 発明の目的
本発明の目的は、前記Ccによる雑音VNを小さくし、
安定度の高いメモリを提供することにある。
安定度の高いメモリを提供することにある。
(4)実施例
以下、本発明を実施例を参照して詳細に説明する。
第2図は、本発明による実施例aおび各節点の波形bを
示す。Qo,Q2は第1図のQと同じ働き則ちそれぞれ
パルスめもめ, め鼻aoによって第1図bのように微
少信号V,を高感度でV2まで増幅する働きをし、Q,
,Q3は第1図のQ,と同じ働き即ちそれぞれパルス中
もa2,■鼻泌によってその後の高速増幅を行うもので
ある。増幅動作は、第1図と同様である。本発明の特徴
は、VNの式■の中のmを小さくすることにある。第2
図はn→n/2、すなわちVNを1′2にしたものであ
る。すなわちm個のPAを2つの群に分割し、それぞれ
時系列的に動作させることを特徴とする。選択されたデ
ータ線をもつPAの層する群(第2図ではデータ線11
を含む側、a群)のPAは通常どおり遠く動作させるが
、他の群‘b}‘ま、a群の動作完了後に動作させる。
こうすればa群とb群はお互いに干渉しあうことはない
ためVNは、各群内のPA数すなちn/2に決まり、V
Nは1/2となる。上記分割を更に進めればVNは分割
数だけ小さくなることは、明らかである。但しこの分割
数はメモリのサイクル時間(tc)内に、すべてのPA
群の動作が完了しなくてはならないことより制限される
。本実施例によれば、同時に動作するPAが減少するた
め、瞬時電流が流れるという効果がある。
示す。Qo,Q2は第1図のQと同じ働き則ちそれぞれ
パルスめもめ, め鼻aoによって第1図bのように微
少信号V,を高感度でV2まで増幅する働きをし、Q,
,Q3は第1図のQ,と同じ働き即ちそれぞれパルス中
もa2,■鼻泌によってその後の高速増幅を行うもので
ある。増幅動作は、第1図と同様である。本発明の特徴
は、VNの式■の中のmを小さくすることにある。第2
図はn→n/2、すなわちVNを1′2にしたものであ
る。すなわちm個のPAを2つの群に分割し、それぞれ
時系列的に動作させることを特徴とする。選択されたデ
ータ線をもつPAの層する群(第2図ではデータ線11
を含む側、a群)のPAは通常どおり遠く動作させるが
、他の群‘b}‘ま、a群の動作完了後に動作させる。
こうすればa群とb群はお互いに干渉しあうことはない
ためVNは、各群内のPA数すなちn/2に決まり、V
Nは1/2となる。上記分割を更に進めればVNは分割
数だけ小さくなることは、明らかである。但しこの分割
数はメモリのサイクル時間(tc)内に、すべてのPA
群の動作が完了しなくてはならないことより制限される
。本実施例によれば、同時に動作するPAが減少するた
め、瞬時電流が流れるという効果がある。
これは、メモリ容量の増加と判に同時動作するPAも増
加し瞬時電流が大きくなっている今日では、重大な効果
である。つまり、大瞬時電流は、配線の溶断を引き起こ
すからである。尚、PA群を2分割する場合は1本の共
通線1を分割するだけで実現できるのに対し、3つ以上
に分割する場合は新たな共通線1を設けなければならず
、レイアウト上不都合であるが同時動作のPAを減らす
という点では効果的である。結合容量Ccによるこの雑
音VNはメモリ容量(nxm)が増大すればするほど大
きくなる(式t2})ため、本発明は、大容量メモリに
なればなるほど重要となってくることは明らかである。
加し瞬時電流が大きくなっている今日では、重大な効果
である。つまり、大瞬時電流は、配線の溶断を引き起こ
すからである。尚、PA群を2分割する場合は1本の共
通線1を分割するだけで実現できるのに対し、3つ以上
に分割する場合は新たな共通線1を設けなければならず
、レイアウト上不都合であるが同時動作のPAを減らす
という点では効果的である。結合容量Ccによるこの雑
音VNはメモリ容量(nxm)が増大すればするほど大
きくなる(式t2})ため、本発明は、大容量メモリに
なればなるほど重要となってくることは明らかである。
第1図は、従来のセンス回路および各節点の波形、第2
図は、本発明による一実施例である。 多プ図努多図
図は、本発明による一実施例である。 多プ図努多図
Claims (1)
- 【特許請求の範囲】 1 ワード選択信号により複数のメモリセルが選択され
、対応するデータ線に現われた信号を夫々のセンスアン
プで増幅するメモリにおいて、該複数のセンスアンプは
2以上の群に分割され夫々の群を別々のタイミングで動
作させる制御手段を有することを特徴とするメモリ。 2 該複数のセンスアンプは2つの群に分割されること
を特徴とする第1項記載のメモリ。 3 該制御手段は選択されるべき1つのメモリセルが接
続されたデータ線のセンスアンプを含む群を最初のタイ
ミングで動作させるものであることを特徴とする第1項
記載のメモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52043552A JPS6034192B2 (ja) | 1977-04-18 | 1977-04-18 | メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52043552A JPS6034192B2 (ja) | 1977-04-18 | 1977-04-18 | メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS53128949A JPS53128949A (en) | 1978-11-10 |
JPS6034192B2 true JPS6034192B2 (ja) | 1985-08-07 |
Family
ID=12666907
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52043552A Expired JPS6034192B2 (ja) | 1977-04-18 | 1977-04-18 | メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6034192B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4222112A (en) * | 1979-02-09 | 1980-09-09 | Bell Telephone Laboratories, Incorporated | Dynamic RAM organization for reducing peak current |
JPS56114546A (en) * | 1980-02-14 | 1981-09-09 | Gunei Kagaku Kogyo Kk | Resin coated sand for shell mold |
JPS6029998A (ja) * | 1983-07-28 | 1985-02-15 | Nec Corp | ダイナミツクメモリ |
JPS618796A (ja) * | 1984-06-20 | 1986-01-16 | Nec Corp | ダイナミツクメモリ |
JPS6120297A (ja) * | 1984-07-06 | 1986-01-29 | Toshiba Corp | 半導体メモリのセンスアンプ駆動信号供給回路 |
DE69018841T2 (de) * | 1989-01-27 | 1995-11-02 | Matsushita Electronics Corp | Halbleiterspeicheranordnung. |
-
1977
- 1977-04-18 JP JP52043552A patent/JPS6034192B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS53128949A (en) | 1978-11-10 |
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