JPS61187193A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61187193A JPS61187193A JP60027079A JP2707985A JPS61187193A JP S61187193 A JPS61187193 A JP S61187193A JP 60027079 A JP60027079 A JP 60027079A JP 2707985 A JP2707985 A JP 2707985A JP S61187193 A JPS61187193 A JP S61187193A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体記憶装置、特に、記憶セルが３個のＭ
Ｏｆ９ＦＥＴで構成されＤＲＡＭ （ＤｙｎａｍｉｃＲ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ） として
の半導体記憶装置に関するものである。
Ｏｆ９ＦＥＴで構成されＤＲＡＭ （ＤｙｎａｍｉｃＲ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ） として
の半導体記憶装置に関するものである。
（従来の技術）
従来の３個のＭＯ８１’ＥＴからなるＤＲ，ＡＭセルで
構成された、半導体記憶装置の回路図を第４図に示す。
構成された、半導体記憶装置の回路図を第４図に示す。
第４図に示すセルＭ１〜Ｍ４の回路例を第６図に、また
第４図に示す半導体記憶装置の動作を説明するタイミン
グチャートを第５図に示す。
第４図に示す半導体記憶装置の動作を説明するタイミン
グチャートを第５図に示す。
第６図に示すようにセルＭｌ−Ｍ４は、読出し列線孔Ｂ
と地気の間に直列に接続されたＭＯＳＦＥＴ・Ｅ６，１
７と、ＭＯＳＦＥＴ−ＥＴのゲートと書き込み列線ＷＢ
の間に設けられたＭＯＳＦＥＴ−Ｅ５と、ＭＯＳＦＥＴ
−Ｅ７のゲートと地気の間に設けられたコンデンサｃ１
を有し、ＭＯＳＦＥＴ−Ｅ５のゲートが書き込み行線Ｗ
Ｗに、ＭＯＳＦＥＴ−Ｅ６のゲートが読み出し行線ＲＷ
に接続されている。
と地気の間に直列に接続されたＭＯＳＦＥＴ・Ｅ６，１
７と、ＭＯＳＦＥＴ−ＥＴのゲートと書き込み列線ＷＢ
の間に設けられたＭＯＳＦＥＴ−Ｅ５と、ＭＯＳＦＥＴ
−Ｅ７のゲートと地気の間に設けられたコンデンサｃ１
を有し、ＭＯＳＦＥＴ−Ｅ５のゲートが書き込み行線Ｗ
Ｗに、ＭＯＳＦＥＴ−Ｅ６のゲートが読み出し行線ＲＷ
に接続されている。
第４図に示すように従来の半導体記憶装置は記憶セルが
マトリクス状に配置され（多数のセルのうちセルＭ１〜
Ｍ４のみを図示）、各読み出し列線Ｒ，Ｂと電源の間に
ゲートが信号Ｐ１に接続されたＭＯＳＦＥＴ１が設けら
れ、セルＭｌ、Ｍ３が接続された読み出し列線ＲＢとセ
ルＭ２．Ｍ４が接続された読み出し列線ＲＢの間にＭＯ
ＳＦＥＴ２．５が接続され、ＭＯＳＦＥＴ２．５間の接
続点ＫＭＯ８ＦＥＴ３とインバータ６が直列に接続され
、またＭＯＳＦＥＴ４とインバータ７も直列に接続され
、ＭＯＳＦＥＴ２〜５それぞれのゲートに信号Ｙ１、リ
ード信号Ｒ１書き込み信号Ｗおよび信号Ｙ２のそれぞれ
が接続され、対をなす読み出し列線ＲＢと書き込み列線
ＷＢの間にインバータＮが接続されている。
マトリクス状に配置され（多数のセルのうちセルＭ１〜
Ｍ４のみを図示）、各読み出し列線Ｒ，Ｂと電源の間に
ゲートが信号Ｐ１に接続されたＭＯＳＦＥＴ１が設けら
れ、セルＭｌ、Ｍ３が接続された読み出し列線ＲＢとセ
ルＭ２．Ｍ４が接続された読み出し列線ＲＢの間にＭＯ
ＳＦＥＴ２．５が接続され、ＭＯＳＦＥＴ２．５間の接
続点ＫＭＯ８ＦＥＴ３とインバータ６が直列に接続され
、またＭＯＳＦＥＴ４とインバータ７も直列に接続され
、ＭＯＳＦＥＴ２〜５それぞれのゲートに信号Ｙ１、リ
ード信号Ｒ１書き込み信号Ｗおよび信号Ｙ２のそれぞれ
が接続され、対をなす読み出し列線ＲＢと書き込み列線
ＷＢの間にインバータＮが接続されている。
次にこの従来の半導体記憶装置の回路動作を、説明する
。。
。。
まず、第５図に示す期間Ｔ１で、信号ＰＩによシＭＯ８
ＦＥＴｘがオン（導通）シ、読み出し列線Ｂ、Ｂが高電
位（Ｈレベル）にプリチャージされる。
ＦＥＴｘがオン（導通）シ、読み出し列線Ｂ、Ｂが高電
位（Ｈレベル）にプリチャージされる。
期間Ｔ２で、読み出し、行線Ｒ，ＷがＨレベルになシ、
メモリセルＭ１〜Ｍ４のいずれかにＨレベルが記憶され
ていれば、そのＨレベルが記憶されているメモリセルに
接続する読み出し列線Ｒ，Ｂは、ディスチャージされて
、低電位（Ｌレベル）となる。接続するメモリセルナ”
ＷにＬレベルが記憶されていれば、読み出し列線ＲＢは
、Ｈレベルを、保持する。これを受けて、インバータＮ
は、書き込み列線ＷＢに読み出し列線ＲＢの反転信号を
出力する。
メモリセルＭ１〜Ｍ４のいずれかにＨレベルが記憶され
ていれば、そのＨレベルが記憶されているメモリセルに
接続する読み出し列線Ｒ，Ｂは、ディスチャージされて
、低電位（Ｌレベル）となる。接続するメモリセルナ”
ＷにＬレベルが記憶されていれば、読み出し列線ＲＢは
、Ｈレベルを、保持する。これを受けて、インバータＮ
は、書き込み列線ＷＢに読み出し列線ＲＢの反転信号を
出力する。
次に、期間Ｔ３で、書き込み行＠ＷＷがＨレベルになシ
メモリセルに書き込み列線ＷＢの値を再書き込み（リフ
レッシュ）する。外部へのデータの読み出しはセルＭ１
を例にとると期間Ｔ２に、リード信号孔によって、ＭＯ
ＳＦＥＴ３がオンし、さらに信号ＹＩＫよりオンされる
列選択ＭＯ８ＦＥＴ２を通して行なわれる。又、外部か
らのデータの書き込みは、セルＭ１を例にとると同様に
期間Ｔ３に書き込み信号ＷによってＭＯＳＦＥＴ４がオ
ンし、信号Ｙ１によりオンされるＭＯＳＦＥＴ２を通し
て行なわれる。
メモリセルに書き込み列線ＷＢの値を再書き込み（リフ
レッシュ）する。外部へのデータの読み出しはセルＭ１
を例にとると期間Ｔ２に、リード信号孔によって、ＭＯ
ＳＦＥＴ３がオンし、さらに信号ＹＩＫよりオンされる
列選択ＭＯ８ＦＥＴ２を通して行なわれる。又、外部か
らのデータの書き込みは、セルＭ１を例にとると同様に
期間Ｔ３に書き込み信号ＷによってＭＯＳＦＥＴ４がオ
ンし、信号Ｙ１によりオンされるＭＯＳＦＥＴ２を通し
て行なわれる。
（発明が解決しようとする問題点）
上述した従来の半導体記憶装置においては、リフレッシ
−に３つの期間が必要であシ、このためにサイクルタイ
ムが長くなシ、高速化に向かないという欠点があった。
−に３つの期間が必要であシ、このためにサイクルタイ
ムが長くなシ、高速化に向かないという欠点があった。
本発明の目的は、上記欠点を除去し、サイクルタイムを
短縮し、ＲＡＭの高速にランダムアクセスできる半導体
記憶装置を提供することを目的とする。
短縮し、ＲＡＭの高速にランダムアクセスできる半導体
記憶装置を提供することを目的とする。
（問題点を解決するための手段）
本発明の半導体記憶装置は、行および列をなすように配
置された複数の記憶セルと、前記列毎に設けられ前記記
憶セルを、読み出すための読み出し〆列線と、前記列毎
に設けられ前記記憶セルを書き込むための書き込み列線
と、前記記憶セルの読み出、しを制御するための読み出
し行線と、前記記憶セルの書き込みを制御するための書
き込み行線と、第一の期間に前記読み出し列線それぞれ
の情報の反転情報を対応する前記書き込み列線に出力し
第二の期間に出力が高インピーダンスになる反転増巾回
路とを含んで構成される。
置された複数の記憶セルと、前記列毎に設けられ前記記
憶セルを、読み出すための読み出し〆列線と、前記列毎
に設けられ前記記憶セルを書き込むための書き込み列線
と、前記記憶セルの読み出、しを制御するための読み出
し行線と、前記記憶セルの書き込みを制御するための書
き込み行線と、第一の期間に前記読み出し列線それぞれ
の情報の反転情報を対応する前記書き込み列線に出力し
第二の期間に出力が高インピーダンスになる反転増巾回
路とを含んで構成される。
（実施例）
次に図面を参照して本発明について説明する。
第１図および第２図はそれぞれ本発明の一実施例の回路
図と、タイミングチャートである。第１図は、セルＭｌ
、Ｍ３に接続する誉き込み列線ＷＢにＭＯＳＦＥＴ２
が接続され、セルＭ２．Ｍ４に接続する誉き込み列線Ｗ
ＢにＭＯＳＦＥＴ５が接続され、対をなす書き込み列線
ＷＢと読み出し列線孔Ｂの間に反転増幅器Ｃが接続され
、信号Ｐ１の反転された信号Ｐ１がインバータｃＫ接続
されているほかは第４図と同様である。
図と、タイミングチャートである。第１図は、セルＭｌ
、Ｍ３に接続する誉き込み列線ＷＢにＭＯＳＦＥＴ２
が接続され、セルＭ２．Ｍ４に接続する誉き込み列線Ｗ
ＢにＭＯＳＦＥＴ５が接続され、対をなす書き込み列線
ＷＢと読み出し列線孔Ｂの間に反転増幅器Ｃが接続され
、信号Ｐ１の反転された信号Ｐ１がインバータｃＫ接続
されているほかは第４図と同様である。
反転増巾器Ｃの第１および第２の具体例の回路図を第３
図（ａ） 、 （ｂ）に示す。第３図（ａ）に示す反転
増巾器Ｃの第１の具体例は、電源と地気の間にＭＯＳＦ
ＥＴ−ＤおよびＥｌが直列に接続され、このＭＯＳＦＥ
Ｔ−ＤおよびＥｌの間の接続点がＭＯＳＦＥＴ・Ｄのゲ
ートに接続されるとともに、ＭＯＳＦＥＴ・Ｅ２を介し
て書き込み列線ＷＢに接続されている。
図（ａ） 、 （ｂ）に示す。第３図（ａ）に示す反転
増巾器Ｃの第１の具体例は、電源と地気の間にＭＯＳＦ
ＥＴ−ＤおよびＥｌが直列に接続され、このＭＯＳＦＥ
Ｔ−ＤおよびＥｌの間の接続点がＭＯＳＦＥＴ・Ｄのゲ
ートに接続されるとともに、ＭＯＳＦＥＴ・Ｅ２を介し
て書き込み列線ＷＢに接続されている。
またＭＯＳＦＥＴ−Ｅｌのゲートは読み出し列線孔Ｂに
、ＭＯＳＦＥＴ−Ｅ２のゲートは信号ＰＩＫ接続されて
いる。なおＭＯＳＦＥＴ−ＤＵＮチャンネル・ディプリ
ーシ曹ン型であシ、ＭＯＳＦＥＴ−Ｅｌ 、Ｅ２はＮｆ
ヤンネル、エンハンスメント型でアル。
、ＭＯＳＦＥＴ−Ｅ２のゲートは信号ＰＩＫ接続されて
いる。なおＭＯＳＦＥＴ−ＤＵＮチャンネル・ディプリ
ーシ曹ン型であシ、ＭＯＳＦＥＴ−Ｅｌ 、Ｅ２はＮｆ
ヤンネル、エンハンスメント型でアル。
第３図（ｂ）に示す反転増巾器Ｃの第２の具体例は、電
源と地気の間にＭＯＳＦＥＴ−Ｑｌ、Ｑ２．Ｅ３および
Ｅ４が直列に接続され、ＭＯＳＦＥＴ−Ｑ２およびＥ３
の間の接続点に書き込み列線ＷＢが接続され、ＭＯＳＦ
ＥＴ−ＱＬおよびＥ４のゲートに読み出し列線比Ｂが接
続され、ＭＯＳＦＥＴ−Ｑ２のゲートに信号Ｐ１が接続
され、ＭＯＳＦＥＴ−Ｅ３のゲートに信号Ｐ１が接続さ
れている。なおＭＯＳＦＥＴ−Ｑｌ。
源と地気の間にＭＯＳＦＥＴ−Ｑｌ、Ｑ２．Ｅ３および
Ｅ４が直列に接続され、ＭＯＳＦＥＴ−Ｑ２およびＥ３
の間の接続点に書き込み列線ＷＢが接続され、ＭＯＳＦ
ＥＴ−ＱＬおよびＥ４のゲートに読み出し列線比Ｂが接
続され、ＭＯＳＦＥＴ−Ｑ２のゲートに信号Ｐ１が接続
され、ＭＯＳＦＥＴ−Ｅ３のゲートに信号Ｐ１が接続さ
れている。なおＭＯＳＦＥＴ−Ｑｌ。
Ｑ２はＰチャンネル・エンハンスメント型でＩＤ、他の
Ｍ０８ＦＥＴＵＮチャンネル・エンハンスメント型であ
る。
Ｍ０８ＦＥＴＵＮチャンネル・エンハンスメント型であ
る。
まず本実施例のす７レツシ為の動作についてセルＭｌ
、Ｍ２を例にとり説明する。第２図に示す期間Ｔ１で読
み出し行線ＲＷがＨレベルになシ、Ｈレベルにプリチャ
ージされていた読み出し列線ＲＢがセルＭｌ、Ｍ２に記
憶されていたデータによって、ディスチャージ又は、そ
のまま、Ｈレベルを保持する。この信号をうけて、イン
バータＣは、反転信号を書き込み列線ＷＢに出力する。
、Ｍ２を例にとり説明する。第２図に示す期間Ｔ１で読
み出し行線ＲＷがＨレベルになシ、Ｈレベルにプリチャ
ージされていた読み出し列線ＲＢがセルＭｌ、Ｍ２に記
憶されていたデータによって、ディスチャージ又は、そ
のまま、Ｈレベルを保持する。この信号をうけて、イン
バータＣは、反転信号を書き込み列線ＷＢに出力する。
期間ＴＩの終端において、インバータＣの出力は、信号
Ｐ１がＬレベルになることによシ高インピーダンスとな
シ、書込み列線ＷＢは期間Ｔ１の時の信号を保持するこ
とになる。
Ｐ１がＬレベルになることによシ高インピーダンスとな
シ、書込み列線ＷＢは期間Ｔ１の時の信号を保持するこ
とになる。
期間Ｔ２にはいると、書き込み行線ＷＷがＨレベルにな
り、書き込み列、１ｌＷＢに保持しているレベルを、セ
ルに再書き込み（す７レツシー）する。
り、書き込み列、１ｌＷＢに保持しているレベルを、セ
ルに再書き込み（す７レツシー）する。
このときの書き込みは、セル内の容量と、書き込み列線
ＷＢの容量との、電荷の分割によるものであるが、セル
内の容量に比して、書き込み列線ＷＢの容量は一般に非
常に大きいためセルには、十分な書き込みが可能である
。同時に、期間Ｔ２に、信号ｐ１がＨレベルになシ、書
き込み列線ＲＢｆ：Ｈレベルにプリチャージする。
ＷＢの容量との、電荷の分割によるものであるが、セル
内の容量に比して、書き込み列線ＷＢの容量は一般に非
常に大きいためセルには、十分な書き込みが可能である
。同時に、期間Ｔ２に、信号ｐ１がＨレベルになシ、書
き込み列線ＲＢｆ：Ｈレベルにプリチャージする。
次に例えばセルＭ１に対する外部への読み出し、書き込
みの時は信号Ｙ１をＨレベルにして列選択ＭＯ８ＦＥＴ
２をオンさせ、期間Ｔ１に信号ＲをＨレベルにして、Ｍ
ＯＳＦＥＴ３をオンし、読み出しを行ない。又、期間Ｔ
２に信号ＷをＨレベルにして、ＭＯＳＦＥＴ４をオンし
、書き込みを行なう仁とになる。
みの時は信号Ｙ１をＨレベルにして列選択ＭＯ８ＦＥＴ
２をオンさせ、期間Ｔ１に信号ＲをＨレベルにして、Ｍ
ＯＳＦＥＴ３をオンし、読み出しを行ない。又、期間Ｔ
２に信号ＷをＨレベルにして、ＭＯＳＦＥＴ４をオンし
、書き込みを行なう仁とになる。
なお、以上の説明においては、Ｎチャンネル型ＭＯ８Ｆ
ＥＴを例にとり回路を構成したが、Ｐチャンネル型ＭＯ
８ＦＥＴでも良く、又、Ｎチャンネル型ＭＯ８Ｆ’ＥＴ
と、Ｐチャンネル型ＭＯ８ＦＥＴの混合した、いわゆる
０ＭＯ８型によって回路を構成しても同様の効果が得ら
れる。
ＥＴを例にとり回路を構成したが、Ｐチャンネル型ＭＯ
８ＦＥＴでも良く、又、Ｎチャンネル型ＭＯ８Ｆ’ＥＴ
と、Ｐチャンネル型ＭＯ８ＦＥＴの混合した、いわゆる
０ＭＯ８型によって回路を構成しても同様の効果が得ら
れる。
（発明の効果）
以上、説明したように、本発明の半導体記憶装置は、記
憶セルの読み出し、書き込みおよびリフレッシュのため
に２つの期間を設ければよくこのことはサイクルタイム
が短縮され記憶回路の高速化を実現する効果がある。
憶セルの読み出し、書き込みおよびリフレッシュのため
に２つの期間を設ければよくこのことはサイクルタイム
が短縮され記憶回路の高速化を実現する効果がある。
第１図および第２図はそれぞれ本発明の一実施例の回路
図およびタイミングチャート、第３図（ａ）。 （ｂ）はそれぞれ第１図忙示すインバータＣの第１およ
び第２の具体例の回路図、第４図および第５図はそれぞ
れ従来の半導体記憶装置の回路図およびタイミングチャ
ート、第６図は第４図に示すセルＭ１〜Ｍ４０回路図で
ある。 Ｍｌ〜Ｍ４・・・・・・メモリセル、Ｅ１〜Ｅ７・旧・
・Ｎチャンネル、エンハンスメントｆｆＭＯ８ＦＥＴ、
Ｄ・・・・・・Ｎチャンネル、ディプリーション型ＭＯ
８ＦＥＴ。 Ｑｌ、Ｑ２・・・・・・Ｐチャンネル、エンハンスメン
ト型ＭＯ８ＦＥＴ、ＲＢ・・・・・・読み出し列線、Ｗ
Ｂ・・・・・・書き込み列線、ＲＪＷ・・・・・・読み
出し行線、ＷＷ・・・・・・書き込み行線。 第 ｌ 図 レレリ、を鴨を、 害さｊ２し４た憂憾７１ １２
Ｔ３ 熟ｓ図 （α） ＜ｂ） 換３ｖＪ
図およびタイミングチャート、第３図（ａ）。 （ｂ）はそれぞれ第１図忙示すインバータＣの第１およ
び第２の具体例の回路図、第４図および第５図はそれぞ
れ従来の半導体記憶装置の回路図およびタイミングチャ
ート、第６図は第４図に示すセルＭ１〜Ｍ４０回路図で
ある。 Ｍｌ〜Ｍ４・・・・・・メモリセル、Ｅ１〜Ｅ７・旧・
・Ｎチャンネル、エンハンスメントｆｆＭＯ８ＦＥＴ、
Ｄ・・・・・・Ｎチャンネル、ディプリーション型ＭＯ
８ＦＥＴ。 Ｑｌ、Ｑ２・・・・・・Ｐチャンネル、エンハンスメン
ト型ＭＯ８ＦＥＴ、ＲＢ・・・・・・読み出し列線、Ｗ
Ｂ・・・・・・書き込み列線、ＲＪＷ・・・・・・読み
出し行線、ＷＷ・・・・・・書き込み行線。 第 ｌ 図 レレリ、を鴨を、 害さｊ２し４た憂憾７１ １２
Ｔ３ 熟ｓ図 （α） ＜ｂ） 換３ｖＪ
Claims (1)
- 行および列をなすように配置された複数の記憶セルと
、前記列毎に設けられ前記記憶セルを読み出すための読
み出し列線と、前記列毎に設けられ前記記憶セルを書き
込むための書き込み列線と、前記記憶セルの読み出しを
制御するための読み出し行線と、前記記憶セルの書き込
みを制御するための書き込み行線と、第一の期間に前記
読み出し列線それぞれの情報の反転情報を対応する前記
書き込み列線に出力し第二の期間に出力が高インピーダ
ンスになる反転増巾回路とを含むことを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027079A JPS61187193A (ja) | 1985-02-14 | 1985-02-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027079A JPS61187193A (ja) | 1985-02-14 | 1985-02-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61187193A true JPS61187193A (ja) | 1986-08-20 |
Family
ID=12211067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60027079A Pending JPS61187193A (ja) | 1985-02-14 | 1985-02-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61187193A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013008438A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 記憶装置、記憶装置の駆動方法 |
-
1985
- 1985-02-14 JP JP60027079A patent/JPS61187193A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013008438A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 記憶装置、記憶装置の駆動方法 |
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