JPS63118856A - シリアル・バス・インタフエ−ス回路 - Google Patents

シリアル・バス・インタフエ−ス回路

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Publication number
JPS63118856A
JPS63118856A JP61265153A JP26515386A JPS63118856A JP S63118856 A JPS63118856 A JP S63118856A JP 61265153 A JP61265153 A JP 61265153A JP 26515386 A JP26515386 A JP 26515386A JP S63118856 A JPS63118856 A JP S63118856A
Authority
JP
Japan
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data
transfer
bus interface
serial bus
interface circuit
Prior art date
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Pending
Application number
JP61265153A
Other languages
English (en)
Inventor
Shinichi Iwamoto
岩元　伸一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to DE3751083T priority patent/DE3751083T2/de
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Priority to US07/117,738 priority patent/US5025414A/en
Publication of JPS63118856A publication Critical patent/JPS63118856A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Communication Control (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータに内蔵されクロ、り・ラ
インとデータ・バス・ライン忙よってクロ、り同期転送
を行なうシリアル・バス・インタフェースに関し、特に
転送フォーマットの異なる周辺デバイスを効率的に接続
できるシリアル・バス・インタフェース回路に関する。
〔従来の技術〕
従来、シリアルΦバス・インタフェースは１本のクロッ
ク・ラインと１本のｆ−タ・ラインを有シ、檀々のマイ
クロコンピュータや、周辺デバイスを接続しても少ない
配線数によって多数のＩＣ間のデータ転送を行なうこと
ができる。
〔発明が解決しようとする問題点〕
上述した従来のシリアル・バス・インタフェースは、１
本のクロ、り・ラインと１本のデータ・ラインしか持た
ないため、そこに接続されるマイクロコンピュータや１
９周辺デバイスは同じ転送フォーマットを持っていなけ
ればならない欠点があった。これはもし、周辺デバイス
の一つが異なった転送フォーマットを持っていると、そ
のデバイスとデータ転送を行なうマイクロコンピュータ
は、異なった転送フォーマットでデータ転送ができるか
もしれないが、そのバスに接続される他のデバイスが、
その異なった転送フォーマット和よって、誤まったデー
タを受信するかもしれないからである０ 〔問題点を解決するための手段〕 本発明のシリアル・バス・インタフェース回路は、１つ
のシフトレジスタに対しその入力信号を入力する端子と
、出力信号を出力する端子を選択するための２つのセレ
クタを有すること忙より、１つのクロ、クラインと複数
のデータラインを有している。また、このシリアル・バ
ス・インタフェース回路く接続したい複数の転送フォー
マットを生成できるクロック生成回路を有している。
〔実施例〕
久に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
マイクロコンビ、−夕１は本発明のシリアル・バス・イ
ンタフェース回路を内蔵し、シリアルデータ転送のマス
クとなり、スレーブＩＣ８とスレーブＩＣ９との間でデ
ータ転送を行なう。７７トレジスタ２はクロ、り生成回
路５の出力に同期してデータをシフトする。その入力信
号が入力される入力端子（データライン）はセレクタ３
によって決定される。またその出力信号が出力される端
子（データライン）はセレクタ４によって決定される。
Ｎｃｈ）ランジスタロ、７はデータラインを駆動するた
めの出カバ、ファである。
このように構成されたシリアル・バス・インタフェース
回路に於【、スレーブＩＣｓとスレーブＩＣ９が第２図
に示すように、スレーブＩＣ８が８ビ、ト転送、スレー
ブＩＣ９が９ビ、ト転送であったとすると、クロ、り生
成回路９はこの２つの転送フォーマットに対応できるよ
う、８ビツトパルスと９と、トバルスの２檀類が出方で
きるように構成しておく。このようなり口、り生成回路
は一例として第３図のようく構成できる。同図に於ては
、セレクタ１４によって選択されたクロ。
クバルスはＮＡＮＤゲート１５が開いていて、信号■が
ハイレベルの時クロ、クラインから出力される。このク
ロ、クバルスは３ビ、トカタンタ１２によってカウント
されクロ、りが８クロ、り出力されるとオーバフローが
発生し、割り込み要求を発生するとともＫｎ、／Ｓ７す
、グ・フロ、グ１３をリセットシクロツク・パルスの出
力を停止する。
この構成で８ピツトのパルス出力が出力される。　　７
９ビツト目のパルスが必要な時は、信号のをロウて下げ
てやればよい。
以上のように構成されたシリアル・バス・インタフェー
ス回路ではスレーブＩＣ８とデータ転送を行なう場合に
は、セレクタ３と４によってデータライン１を選択し、
８発のクロック・パルスを送出する。またスレーブＩＣ
９とデータ転送を行なう場合には、データライン２を選
択し、８発のクロ、クバルス送出後、ノログラムによる
処理で信号のを操作し９発目のクロ、りを送出すること
Ｋよって、異なる転送フォーマットを有するスレーブＩ
Ｃ８，スレーブＩＣ９との間でデータ転送を行なうこと
ができる。
〔発明の効果〕
以上説明したように本発明は、データラインと転送フォ
ーマットの切り換えが可能となることがら転送フォーマ
ットの異なる檀々の周辺デバイスを効率的に接続できる
効果がある。
【図面の簡単な説明】
第１図は本発明の実施例を示す図、第２図は第１図のス
レーブＩＣの転送フォーマットを示す図、第３図は本発
明のタロ、り生成回路を示す図、１・・・・・マイクロ
コンピュータ、２・・川・７７トレジスタ、３．４・・
・・・・セレクタ、５・・・・・・クロ、り生成回路、
６．７・川・Ｎｃｈ　トランジスタ、８．９・・・・・
スレー７’ＩＣ，１０，１］・・川用りアｙグ抵抗、１
２・・・・・・３ビ、トカクンタ、】３・・−−−−Ｒ
／８７す、グ・７０ツグ、１４・・川・セレクタ、１５
・・・・・・ＮＡＮＤゲート、１６・・・・・ＡＮＤケ
ート、】７・川・・出力バッファ。 代オ入　アヨ士　　□　原　　　晋　′・−トぐ　−・

Claims (1)

    【特許請求の範囲】
  1. マイクロコンピュータに内蔵されるシリアル・バス・イ
    ンタフェース回路において、１つのシフトレジスタと、
    そのシフトレジスタへの入力端子を選択するためのセレ
    クタとそのシフトレジスタからの出力端子を選択するた
    めのセレクタを有し、かつ複数の転送フォーマットを生
    成できるクロック生成回路を有し、転送フォーマットの
    異なる周辺デバイスとデータ転送できるようにしたこと
    を特徴とするシリアル・バス・インタフェース回路。
JP61265153A 1986-11-06 1986-11-06 シリアル・バス・インタフエ−ス回路 Pending JPS63118856A (ja)

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JP61265153A JPS63118856A (ja) 1986-11-06 1986-11-06 シリアル・バス・インタフエ−ス回路
DE3751083T DE3751083T2 (de) 1986-11-06 1987-11-06 Schnittstelle für seriellen Bus, fähig für den Datentransfer in verschiedenen Formaten.
EP87116418A EP0266790B1 (en) 1986-11-06 1987-11-06 Serial bus interface capable of transferring data in different formats
US07/117,738 US5025414A (en) 1986-11-06 1987-11-06 Serial bus interface capable of transferring data in different formats

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