SU881735A1 - Устройство дл сортировки чисел - Google Patents
Устройство дл сортировки чисел Download PDFInfo
- Publication number
- SU881735A1 SU881735A1 SU792809829A SU2809829A SU881735A1 SU 881735 A1 SU881735 A1 SU 881735A1 SU 792809829 A SU792809829 A SU 792809829A SU 2809829 A SU2809829 A SU 2809829A SU 881735 A1 SU881735 A1 SU 881735A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- input
- output
- exclusive
- elements
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(54) УСТЮЙСТВО ДЛЯ СОРТИРОВКИ ЧИСЕЛ
Изобретение относитс к автоматике и вычислительной технике и может быть использовано нри реализации технических средств цифровых контрольно-измерительных приборов, устройств автоматического управлени , средств отображени информации и ЦВМ.
Известно устройство дл сравнени двоичных чисел с допусками, содержащее двоичные счетчики , элементы И, ИЛ11, блоки сравнени , блок пам ти 11.
Однако дл данного устройства характерно большое врем выполнени операции и от«утствие возможности обработки циклических кодов.
Наиболее близким к предложенному вл етс устройство дл сравнени двоичных чисел с допусками, которое содержит двоичный счетчик, управл ющий вход которого через инвертор подключен к нпше управлени , соединенной с одним из входов первого и второго элементов И и через формирователь импульсов со входом установки в нулевое состо ние триггеров и двоичного счетчика, выходы двоичного счетчика подключены ко входам блока
сравнени , другие входы которого соединены с выходами блока пам ти, управл ющие входы которого под1слючены ко входам третьего и четвертого элементов И соответственно о и выходам первого триггера, вход установки этого триггера соещшен с выходом третьего элемента И, другой вход триггера подключен к входу блока сравнени и другому входу четвертого элемента И, выход которого соединен со входом установки в единичное состо 10 ние второго триггера, инверсный выход которого подключен к одному из входов п того элемента И, другой вход элемента И соединен с.пр мым выходом первого триггера, а пр мой выход второго триггера подключен к дру15 гому входу второго элемента И 2.
Недостатком этого устройства вл етс большое врем вьшолнени операции стробированн и отсутствие возможности обработки циклических кодов.
20
Цель изобретени - повышение быстродействи и расширение функциональных возможностей за счет обеспечени сортировки циклических кодов.
Поставленна цель достигаетс тем, что в устройство дл сортировки чисел, содержащее схему сравнени , элементы НЕ, ИЛИ-НЕ, И, .Исключающее ИЛИ, блок пам ти, выходы которого соединены с входами первой группы схемы сравнени , выход которой подключен к первому входу элемента И, введены блок вычитани и коммутатор, причем информационные входы устройства соединены со входами первой группы блока вычитани , входы задани уставок устройства подключены ко входам второй группы блока вычитани , выход каждого i -го разр да которого, где i - 1,. 1,3. 0 - количество разр дов сортируемых чисел, соединен с первым входом i -го элемента Исключающее ИЛИ, выход i -то разр да блока блока вычитани подключен к первому информационному входу коммутатора, выход переноса блока вычитани через элемент НЕ соединен со вторым информационным входом коммутатора, выход которого подключен ко вторым входам элементов Исключающе ИЛИ, выходы элементов Исключающее ИЛИ с первого по п-ый соединены со входами второй группы схемы сравнени , выходы элементов Исключающее ИЛИ с (п+1)-го по 2 -и подключены ко входам элемента ИЛИ-НЕ, выход которого соединен со вторым входом элемента И, вход выбора режима устройства подключен ко входу управлени коммутатора.
На чертеже представлена блок-схема устройства .
Устройство содержит блок 1 пам ти,блок 2 вычитани , элемент НЕ 3, коммутатор 4, элементы Исключающее ИЛИ 5, 5Q, ..., 5g , элемент ИЛИ-НЕ 6, схему 7 сравнени , элемент И 8, входные шины 9 и 10, управл ющий вход 11.
Устройство работает следующим образом.
На входную щину 9 блока 2 вычитагош подаетс цифрова информаци в пр мом коде о центре строба, а на входную шину 10 входные данные в инверсном коде. На выходах блока 2 вычитани по вл етс код разности кодов центра стробов и входной стробируемой информации.
При обработке линейных кодов на управл ющий вход 11 коммутатора 4 подаетс сигнал логической единицы.
При этом на вторые входы элементов Исключающее ИЛИ 5 проходит информаци со второго информационного входа коммутатора 4, т.е. сигналы переноса старшего разр да, прощедише через элемент НЕ 3 с ( +1)-го выхода блока 2 вычитани , а на первые входы элементов Исключающее ИЛИ 5 С 1, 2, ..., t -го выходов блока вычитани 2 поступает код разности кодов центра стробов и входной стробируемой информа1До1.
При обработке циклических кодов на управл ющий вход 11 коммутатора 4 подаетс сигнал логического нул , тогда на вторые входы элементов Исключающее ИЛИ 5 через
коммутатор 4 с f -го выхода блока 2 вычитани поступает сигнал старшего разр да кода разности кодов центра строба и входной стробируемой информации. Таким образом, на выходах элементов Исключающее ИЛИ 5
образуетс код модул разности кодов центра строба и входной стробируемой информации.
Сигналы младщих 1, 2, ... п разр дов кода модул разности кодов центра строба и входной стробируемой информации с выходов
5 элементов Исключающее ИЛИ 5., Зл, ..., 5 поступают на вторые входы схемы 7 сравнени , на первые входы которой подаетс п-разр дный код размера строба с блока 1 пам ти, а сигналы остальных (старших) разр дов кода
0 модул разности кодов центра строба и входной стробируемой информации с выходов элементов Исключающее ИЛИ 5, S, .... 5g, поступают на входы элемента ИЛИ-НЕ 6. Если код младших разр дов кода модул
5 разности кодов центра строба .и входной стробируемой информации меньше или равен п -разр дному коду размера строба, то на выходе схемы 7 сравнени по вл етс сигнал логической единицы, который поступает на
Q один из входов элемента И 8, при этом на выходе элемента И 8 он присутствует только в том случае, если ни на одном из выходов элементов Исключающее ИЛИ 5 нет сигнала логической единицы, в противном случае на выходе элемента ИЛИ-НЕ 6 по вл етс сигнал логического нул , который запрещает прохождение сигнала логической единицы с выхода схемы 7 сравнени на выход устройства. Таким образом, сигнал логической единицы по вл етс на выходе элемента И 8, вл ющегос выходом устройства, только в том случае, если код модул разности кодов центра строба и входной стробируемой информации меньше или равен коду размера строба, т.е. в устройстве осуществл етс математическое
стробирование.
Применение изобретени позвол ет уменьшить врем вьшолнени операции, а также с помощью одного устройства обрабатывать как линейные, так и циклические коды.
Claims (2)
- Формула изобретениУстройство дл сортировки чисел, содержащее схему сравнени , элементы НЕ, ИЛИ-НЕ, И, Исключающее ИЛИ, блок пам ти, выходы которого соединены с входами первой группы схемы сравнени , выход которой подключен к первому входу элемента И, отличающеес тем, что, с целью повышени быстродействи и расширени функциональных возможностей за счет обеспечени сортировки циклических кодов, в иего введены блок вычитани и коммутатор, причем информационные входы устройства соединены со входами первой группы блока вычитани , входы задани установок устройства подключены ко входам второй группы блока вычитани , выход каждого i -го разр да которого, где 1-1, ..., И , а - количество разр дов сортируемых чисел, соединен с первым входом 1 -го элемеита Исключающее ИЛИ, выход 8 -го разр да блока вычитани подключен к первому информационному входу коммутатора, выход переноса блока вычитани через элемент НЕ соединен со вторым информационным 881 5 10 5 56 входом коммутатора, выход которого подключен ко вторьпм входам элементов Исключающее ИЛИ, выходы злементов Исключающее ИЛИ с первого по п -ый соединены со входами второй группы схемы сравнени , выходы злементов Исключающее ИЛИ с (п +1)-го по F -и подключены ко входам элемента ИЛИ-НЕ, выход которого соединен со вторым входом элемента И, вход выбора режима устройства подключен ко входу управлени ком мутатора. Источники информации, прин тые во внимание при экшертизе 1. Авторское свидетельство СССР № 543936, кл. G 06 F 7/04, 1975.
- 2. Авторское свидетельство СССР № 538358, кл. G 06 F 7/04, 1976 (прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792809829A SU881735A1 (ru) | 1979-07-18 | 1979-07-18 | Устройство дл сортировки чисел |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792809829A SU881735A1 (ru) | 1979-07-18 | 1979-07-18 | Устройство дл сортировки чисел |
Publications (1)
Publication Number | Publication Date |
---|---|
SU881735A1 true SU881735A1 (ru) | 1981-11-15 |
Family
ID=20846381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792809829A SU881735A1 (ru) | 1979-07-18 | 1979-07-18 | Устройство дл сортировки чисел |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU881735A1 (ru) |
-
1979
- 1979-07-18 SU SU792809829A patent/SU881735A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4383304A (en) | Programmable bit shift circuit | |
US3932734A (en) | Binary parallel adder employing high speed gating circuitry | |
US4618849A (en) | Gray code counter | |
US5129066A (en) | Bit mask generator circuit using multiple logic units for generating a bit mask sequence | |
US3949365A (en) | Information input device | |
US3414720A (en) | Pulse rate multiplier | |
SU881735A1 (ru) | Устройство дл сортировки чисел | |
US4139894A (en) | Multi-digit arithmetic logic circuit for fast parallel execution | |
US4477918A (en) | Multiple synchronous counters with ripple read | |
SU864279A1 (ru) | Устройство дл сравнени чисел | |
SU842789A1 (ru) | Микропроцессорна секци | |
SU894714A1 (ru) | Микропроцессорный модуль | |
SU1238098A1 (ru) | Многофункциональный модуль | |
SU454548A1 (ru) | Узел дл сортировки информации | |
SU625203A1 (ru) | Преобразователь параллельного двоичного кода в число-импульсный код | |
RU2020744C1 (ru) | Универсальный параллельный счетчик по модулю m - дешифратор количества единиц в n-разрядном двоичном коде | |
SU634276A1 (ru) | Накапливающий сумматор | |
SU1403059A1 (ru) | Устройство дл сортировки массивов чисел | |
SU961151A1 (ru) | Недвоичный синхронный счетчик | |
SU871341A2 (ru) | Счетное устройство | |
SU978143A1 (ru) | Устройство дл сравнени чисел | |
SU993260A1 (ru) | Устройство дл логического управлени | |
SU517165A1 (ru) | Счетчик импульсов с управл емым коэффициентом пересчета | |
SU468237A1 (ru) | Устройство дл сравнени чисел | |
SU1277089A1 (ru) | Устройство дл вычислени булевых производных |