KR920007254B1 - 스타방식 멀티 프로세서 시스템의 인터페이스 간략화회로 - Google Patents

Abstract

내용 없음.

Description

스타방식 멀티 프로세서 시스템의 인터페이스 간략화회로

제1도는 종래의 블럭도.

제2도는 본 발명의 블럭도.

* 도면의 주요부분에 대한 부호의 설명

100 : 마스터 CPU 200-400 : 슬레이브 CPU

50, 51, 53, 60 : 디코더 70, 80, 301, 302, 403, 404 : 버퍼

Buf1-Buf4 : 삼상태버퍼 203, 204, 303, 304, 401, 402 : 플립플롭

G1, G2 : 오아게이트 R1-R4 : 저항

AB : 어드레스버스 DB : 데이타버스

본 발명은 스타(Star) 방식의 멀티프로세서 시스템에 있어서 메인(main) 중앙처리장치(이하 CPU라 함)와 슬레이브(slave) CPU사이의 인터페이스 회로에 관한 것으로, 특히 프로세서간 인터페이스 간략화 회로에 관한 것이다.

일반적으로 시스템 전반에 대해 감독 제어하는 메인 CPU와 다수의 슬레이브 CPU가 마치 별모양으로 접속될 경우 메인 CPU와 각 슬레이브 CPU 사이의 인터페이스는 시스템 설계 및 동작 제어상 매우 중요한 문제로 대두된다.

종래의 경우 이러한 메인-슬레이브 CPU간 인터페이스는 제1도에 도시된 바와 같이 각층 포트(port) 및 로직 게이트를 필요로 하였으며 그 동작은 하기와 같이 이루어졌었다. 먼저 마스터에서 슬레이브로 데이타를 전송하는 경우를 설명하면, 버퍼(202)의 래치 인에이블 단자

와 플립플롭(203)의 프리세트 바단자

가 디코더(50)의 제1라이트 스테이터스 리드(Write status Read) 포트(WRD1)에 의해 인에이블되어 1바이트 FIFO(First In First Out)인 상기 버퍼(202)에 데이타가 저장되면 슬레이브 CPU1(200)의 인터럽트 바단자

와 접속된 상기 플립플롭(203)의 반전 출력단자

는 로우 상태로 되어 상기 슬레이브 CPU1(200)의 인터럽트 바단자

는 인에이블된다.

그러므로 상기 슬레이브 CPU1(200)이 리드바 단자(Read Bar;

)를 인에이블하여 상기 버퍼(202)의 아웃 인에이블 바단자(out enable Bar;

)를 스트로브하면서 데이타를 읽어 들리게 된다. 동시에 상기 플립플롭(203)의 클리어바 단자(clear Bar;

)를 인에이블시켜 비반전 출력단(Q)이 로우상태로 되도록 한다.

이때 마스터 CPU(100)에서는 라이트 스트로브(Write strobe) 버퍼(70)의 해당 입력단(WST1)을 체크하여 로우상태임을 인식하게 되면 다음 데이타를 쓰기 위해 전술한 동작과정을 반복한다.

다음으로 슬레이브 CPU1(200)에서 마스터 CPU(100)에로의 전송동작에 관하여 설명하면 하기와 같다. 버퍼(201)의 래치 인에이블바 단자

와 플립플롭(204)의 프리세트 인에이블바 단자

가 슬레이브 CPU1(200)의 라이트 인에이블바 단자

에 의해 인에이블되어 상기 버퍼(201)에 데이타가 저장되면 상기 플립플롭(204)의 반전출력단

이 로우상태로 된다.

이때 상기 마스터 CPU(100)에서는 리드 스트로브(Read strobe) 버퍼(80)의 제1리드스트로브 단자(RST1)를 체크하여 로우상태이면 데이타를 읽게 되는데 제1리드 스테이터스 리드단자(Read Status Read; RRD1)를 통하여 버퍼(201)의 아웃 인에이블바 단자(OE)와 플립플롭(204)의 클리어바 단자

를 인에이블시켜 데이타를 읽음과 동시에 상기 플립플롭(204)의 반전출력단자

를 하이상태로 만들고 비반전 출력단자(Q)를 로우상태로 하여 상기 슬레이브 CPU1(200)의 인터럽트 단자

를 인에이블 시킨다.

상기 슬레이브 CPU1(200)의 인에이블 후에는 전술한 바와 같은 동작과정을 반복수행하여 다음 바이트를 전송할 수 있도록 한다.

상기한 바와 같은 종래의 인터페이스를 실현하기 위해서는 슬레이브 하나당 4개의 신호선(WRD, RRD, WST, RST)이 필요하였으므로 예를 들어 슬레이브가 20개라 가정할 경우 신호선은 80개가 필요하게 된다. 뿐만아니라 디코더 및 버퍼를 8비트씩이라 가정할 경우 슬레이브 8개당 디코더 12개와 버퍼 2개가 필요하게 되므로 전술한 바와 마찬가지로 슬레이브가 20개일시 디코더 6개와 버퍼 6개가 필요하게 된다.

그러므로 슬레이브가 늘어날수록 필요한 포트 및 로직 게이트들이 증가함은 물본 PCB를 만들기 위한 루팅(Routing)도 아주 복잡해질 뿐만아니라 PCB 패턴의 조밀성에 의해 잡음에도 민감해지는 단점이 있었다.

따라서 본 발명의 목적은 마스터 CPU와 슬레이브 CPU간 인터페이스 간략화 회로를 제공함에 있다. 상기한 목적을 실시하기 위하여 본 발명은 4개의 신호선(WRD, RRD, WST, RST)을 모든 슬레이브에 공통으로 연결하고 마스터와 슬레이브 간의 신호선 사이에 스위치 역할을 하는 삼상태 버퍼를 사용한다. 그리하여 마스터 CPU에서 억세스하고자 하는 특정한 한개의 슬레이브 만이 그 시점에서 상기 삼상태 버퍼를 온시키도록 하므로써 슬레이브가 하나씩 증가할 때마다 신호선은 그 슬레이브를 선택할 수 있는 오직 하나의 선만이 추가될 수 있도록 하여 간략화를 실현한다.

이하 본 발명을 첨부한 도면을 참조하여 설명한다.

제2도는 본 발명의 블럭도로써, 시스템 전반에 대해 감독 제어하는 마스터 CPU(100)와, 상기 마스터CPU(100)로 부터 발생되는 어드레스를 디코딩하여 슬레이브 선택 신호(S1...Sn)를 발생하는 제1디코더(51)와, 상기 마스터 CPU(100)의 라이트, 리드단자(WD, RD)로 부터 발생되는 라이트, 리드 신호를 상기 어드레스신호와 각각 논리곱하여 각각 라이트 스트로브 신호(WST) 및 리드 스트로브 신호(RST)를 발생하는 제1 및 제2오아게이트(G1, G2)로 이루어진 스트로브 신호 발생부(52)와, 제1슬레이브 CPU(400) 및 다수의 슬레이브 CPU와, 하기할 제1슬레이브 제어부(A) 및 상기 제1슬레이브 제어부(A)와 동일한 구성을 갖는 다수의 슬레이브 제어부와, 상기 각 슬레이브 제어부로 부터 발생되는 리드 스테이터스 리드신호(RRD) 및 라이트 스테이터스 리드신호(WRD))를 디코딩하여 상기 마스터 CPU(100)에 전송하는 제2디코더(53)로 구성된다.

상기 제1슬레이브 제어부(A)의 구성을 설명하면, 상기 마스터 CPU(100)로 부터 독출된 데이타를 일시 저장하는 제1버퍼(403)와, 상기 슬레이브 CPU(400)로 부터 출력되어 상기 마스터 CPU(100)로 전송될 데이타를 일시 저장하는 제2버퍼(404)와, 소정 제어를 받아 상기 슬레이브 CPU(400)의 리드동작을 제어하는 제1플립플롭(401)과, 소정 제어를 받아 상기 슬레이브 CPU(400)의 라이트동작을 제어하는 제2플립플롭(402)과, 상기 라이트 스트로브 신호(WST)를 입력하여 상기 슬레이브 선택 신호의 상태에 따라 상기 제1플립플롭(401)의 프리세트 및 상기 제1버퍼(403)의 데이타 래치 여부를 제어하는 제1삼상태 버퍼(Buf1)와 상기 리드 스트로브 신호(RST)를 입력하여 상기 슬레이브 선택신호의 상태에 따라 상기 제1플립플롭(401)의 클리어 및 상기 제2버퍼(404)의 데이타출력 여부를 결정하는 제2삼상태 버퍼(But2)와, 상기 동작을 제어어함과 동시에 두 플립플롭(401, 402) 반전출력단(Q1) 및 비반전 출력단(Q2)으로 부터 발생되는 신호를 각각 입력하여 상기 슬레이브 선택 신호의 상태에 따라 각각 리드 스테이터스 리드신호(RRD) 및 라이트 스테이터스 리드신호(WRD)를 발생하는 제3 및 제4삼상태버퍼(Buf3, Buf4)로 이루어진 스위칭부(71)로 구성된다.

상술한 구성에 의거 본 발명을 상세히 설명한다.

편의상 마스터 CPU(100)와 제1슬레이브 CPU(400)간의 데이타 송수신 관계를 예로 들어 설명한다.

먼저 마스터 CPU(100)에서 제1슬레이브 CPU(400)로 데이타를 전송하는 과정을 설명하면, 상기 마스터 CPU(100)의 라이트 단자(WR)가 하이상태로 되면 제1오아게이트(G1)으로 부터 발생되는 라이트 스트로브 신호(WST)가 로우상태로 되어 제1버퍼(403)를 래치인에이블 시켜 상기 마스터 CPU(100)로 부터 출력되는 데이타를 래치케 함과 동시에 상기 제1플립플롭(401)에 프리셋을 걸게 된다.

그 결과 상기 제1플립플롭(401)의 비반전 출력단(Q1)은 하이상태로 되어 제1슬레이브 CPU(400)의 제1인터럽트 단자(INT1)를 하이상태로 변환시키게 된다. 그러므로 상기 제1슬레이브 CPU(400)는 인터럽트가 걸리게 되어 상기 마스터 CPU(100)로 부터 기록명령이 전달된 것으로 인식하게 되고 리드바 단자

를 로우상태로 변환하여 상기 제1플립플롭(401)의 클리어바 단자

로 인가하므로써 상기 제1플립플롭(401)을 클리어시킴과 동시에 상기 제1버퍼(403)의 아웃인에이블바 단자

를 로우상태로 하여 래치되어 있던 데이타를 상기 제1슬레이브 CPU(400)가 읽어올 수 있도록 한다.

한편 상기 클리어된 제1플립플롭(401)은 비반전 출력단자(Q1)가 로우상태로 되어 상기 제1슬레이브CPU(400)의 리드 인터럽트를 해제시키고, 반전출력단자(Q1)가 하이상태로 되므로 스위칭부(71)의 제3삼상태 버퍼(Buf3)를 통해 하이상태의 리드 스테이터스 리드(RRD) 신호를 발생하게 되며 상기 리드 스테이터스 리드(RRD)신호는 제2디코더(53)를 거쳐 상기 마스터 CPU(100)로 인가하여 상기 마스터 CPU(100)에서 상기 제1슬레이브 CPU(400)가 데이타를 읽었음을 감지할 수 있도록 한다.

여기서 상기 제3삼상태 버퍼(Buf3)는 제1슬레이브 선택 신호(S1)의 제어를 받아 동작하게 되며 전술한 가정에서 마스터 CPU(100)와 제1슬레이브 CPU(400)간의 데이타 송수신 관계를 예로 들어 설명한다고 하였으므로 상기 마스터 CPU(100)로 부터 입력된 어드레스를 디코딩한 결과 제1디코더(51)는 제1슬레이브 선택신호(S1) 만을 로우상태로 발생하게 된다.

그러므로 상기 스위칭부(71)의 아웃 인에이블바(OE) 단자를 제어하여 상기 제3삼상태 버퍼(Buf3)가 동작할 수 있도록 한다. 다음으로 상기 제1슬레이브 CPU(400)로 부터 상기 마스터 CPU(100)로 데이타를 전송하는 과정을 설명하면, 제1슬레이브 CPU(400)에서 라이드 바단자

가 로우상태로 되면 제2버퍼(404)의 래치 인에이블과 단자

가 로우상태로 되므로 상기 제2버퍼(404)는 상기 제1슬레이브 CPU(400)로 부터 데이타를 래치하게 된다.

동시에 상기 제2플립플롭(402)의 프리세트바 단자(PRE2)도 상기 라이트바 단자

가 로우상태로 됨에 따라 로우상태로 변환되어 상기 제2플립플롭(402)은 프리세트되어 비반전 출력단자(Q2)는 하이상태로 된다. 그러므로 상기 비반전 출력단자(Q2)에 입력단이 접속된 제4삼상태 버퍼(Buf4)는 하이상태의 라이트 스테이터스 리드신호(WRD)를 발생하여 제2디코더(53)를 거쳐 상기 마스터 CPU(100)로 입력시키게 된다. 그 결과 상기 마스터 CPU(100)는 상기 제1슬레이브 CPU(400)측으로 부터 데이타를 수신하라는 요구가 발생했음을 인식하고 리드단자(RD)를 하이상태로 출력하여 어드레스 신호와 논리곱한 결과 제2오아케이트(G2)의 출력단으로 부터 로우상태의 리드 스트로브 신호(RST)를 발생시킨다.

상기 리드 스트로브 신호(RST)는 전술한 바와 마찬가지로 제1슬레이브 선택신호(S1)의 제어를 받는 제2삼상태 버퍼(Buf2)를 통하여 제2플립플롭(402) 및 제2버퍼(404)를 제어하게 된다. 즉 상기 제2삼상태 버퍼(Buf2)로 부터 출력된 리드 스트로브 신호(RST)가 로우상태이면 제2버퍼(404)의 아웃 인에이블 단자

가 인에이블되어 상기 제2슬레이브 CPU(400)로 부터 래치해 두었던 데이타를 상기 마스터 CPU(100)로 출력한다.

동시에 상기 리드 스트로브 신호(RST)는 상기 제2플립플롭(402)의 클리어바 단자

를 로우상태로 만들게 되고 그 결과 상기 제2플립플롭(402)은 클리어 되어 반전출력단자

는 하이상태로 되어 상기 제1슬레이브 CPU(400)의 제2인터럽트 단자(INT2)를 하이상태로 만들게 된다. 그러므로 상기 제1슬레이브 CPU(400)에는 인터럽트가 걸리게 되어 상기 제1슬레이브 CPU(400) 측에서는 상기 마스터 CPU(100)가 데이타를 수신했음을 감지할 수 있게 된다.

여기서 상기한 본 발명을 종래의 발명과 비교하여 차이점을 설명하면, 어드레스를 디코딩하여 리드 스테이터스 리드 및 라이트 스테이터스 리드신호(RRD, WRD)를 발생하던 종래의 회로와 달리 본 발명에서는 어드레스 라인을 직접 사용하고, 종래의 경우에는 각 슬레이브를 담당하는 상기 두 스테이터스 리드신호가 별도로 존재하였으나 본 발명에서는 공통으로 사용되며, 슬레이브 선택부를 사용하여 해당 슬레이브의 신호 버퍼를 필요시에만 온시키도록 하고 있다.

즉 모든 슬레이브에 공통된 4개의 신호선(WRD, RRD, WST, RST)과 별도 슬레이브 선택선 1개씩이 배정되므로 종래회로에 비해 선의 수가 하기한 (표1)과 같이 감소된다.(슬레이브 20개일때; 4+20(슬레이브 선택선)=24선 필요)

[표 1]

또한 디코더 및 버퍼를 8비트씩이라고 가정하면 슬레이브 8개당 디코더가 1개 필요하며 개별적인 스위칭용 버퍼가 각 슬레이브에 1/2개씩 필요하다. 즉 슬레이브가 20개일때 종래의 회로는 각 6개씩의 디코더와 버퍼가 필요하였으나 본 발명은 디코더 3개 및 버퍼 10개가 필요하게 된다.

상술한 바와 같이 마스터와 슬레이브간의 신호선이 줄어들게 됨으로써 PCB제작시 루팅이 쉬워지고 패턴간의 거리가 멀어져 잡음에도 강해지는 이점이 있다.

Claims (1)

1. 시스템 전반에 대해 감독 제어하는 마스터 CPU(100)와, 제1슬레이브 CPU(400) 및 다수의 슬레이브 CPU를 구비한 상기 마스터 CPU(100)로 부터 발생되는 어드레스를 디코딩하여 슬레이브 선택 신호(S1...Sn)를 발생하는 제1디코더(51)와, 상기 마스터 CPU(100)로 부터 발생되는 리드, 라이트 신호를 상기 어드레스신호와 각각 논리곱하여 각각 라이트 스트로브 신호(WST) 및 리드 스트로브 신호(RST)를 발생하는 제1 및 제2오아게이트(G1, G2)로 이루어진 스트로브 신호 발생부(52)와, 제1슬레이브 CPU(400) 및 다수의 슬레이브 CPU와, 하기할 제1슬레이브 제어부(A) 및 상기 제1슬레이브 제어부(A)와 동일한 구성을 갖는 다수의 슬레이브 제어부와, 상기 각 슬레이브 제어부로 부터 발생되는 리드 스테이터스 리드신호(RRD) 및 라이트 스테이터스 리드신호(WRD)를 디코딩하여 상기 마스터 CPU(100)에 전송하는 제2디코더(53)로 구성되며, 상기 제1슬레이브 제어부(A)는 상기 마스터 CPU(100)로 부터 독출된 데이타를 일시 저장하는 제1버퍼(403)와, 상기 슬레이브 CPU(400)로 부터 출력되어 상기 마스터 CPU(100)로 전송될 데이타를 일시 저장하는 제2버퍼(404)와, 소정 제어를 받아 상기 슬레이브 CPU(400)의 리드동작을 제어하는 제1플립플롭(401)과, 소정 제어를받아 상기 슬레이브 CPU(400)의 라이트 동작을 제어하는 제2플립플롭(402)과, 상기 라이트 스트로브 신호(WST)를 입력하여 상기 슬레이브 선택신호의 상태에 따라 상기 제1플립플롭(401)의 프리세트 및 상기 제1버퍼(403)의 데이타 래치 여부를 제어하는 제1삼상태 버퍼(Buf1)와 상기 리드 스트로브신호(RST)를 입력하여 상기 슬레이브 선택신호의 상태에 따라 상기 제1플립플롭(401)의 클리어 및 상기 제2버퍼(404)의 데이타출력 여부를 결정하는 제2삼상태버퍼(Buf2)와, 상기 동작을 제어함과 동시에 두 플립플롭(401, 402) 반전출력단(Q1) 및 비반전 출력단(Q2)으로 부터 발생되는 신호를 각각 입력하여 상기 슬레이브 선택신호의 상태에 따라 각각 리드 스테이터스 리드신호(RRD) 및 라이트 스테이터스 리드신호(WRD)를 발생하는 제3 및 제4삼상태버퍼(Buf3, Buf4)로 이루어진 스위칭부(71)로 구성됨을 특징으로 하는 마스터 슬레이브간 인터페이스 간략화 회로.

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