JP2000332718A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2000332718A JP2000332718A JP11135182A JP13518299A JP2000332718A JP 2000332718 A JP2000332718 A JP 2000332718A JP 11135182 A JP11135182 A JP 11135182A JP 13518299 A JP13518299 A JP 13518299A JP 2000332718 A JP2000332718 A JP 2000332718A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- semiconductor integrated
- transmission signal
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【課題】 タイミングを拘束されずに少ない配線数およ
び狭い配線領域にて多くの信号の伝送を行い、回路ブロ
ック間の制御系に好適な信号の伝送を行う。 【解決手段】 第1の回路ブロック9において制御信号
入力端子1から供給される制御信号を多重化回路2によ
って多重化し、第2の回路ブロック10の分離回路5に
伝送する。このとき、符号化回路4によって、第2の回
路ブロック10のイネーブル端子3におけるイネーブル
信号を多重化回路2の選択パターンを示す選択信号に符
号化して、第1の回路ブロック9の多重化回路2に供給
し、多重化回路2の選択動作を制御する。また、イネー
ブル端子3におけるイネーブル信号は、第2の回路ブロ
ック10の分離回路5にも入力され、多重化回路2の選
択動作に関連して分離回路5を制御して、伝送信号線7
を介して受信された多重化伝送信号を分離する。
び狭い配線領域にて多くの信号の伝送を行い、回路ブロ
ック間の制御系に好適な信号の伝送を行う。 【解決手段】 第1の回路ブロック9において制御信号
入力端子1から供給される制御信号を多重化回路2によ
って多重化し、第2の回路ブロック10の分離回路5に
伝送する。このとき、符号化回路4によって、第2の回
路ブロック10のイネーブル端子3におけるイネーブル
信号を多重化回路2の選択パターンを示す選択信号に符
号化して、第1の回路ブロック9の多重化回路2に供給
し、多重化回路2の選択動作を制御する。また、イネー
ブル端子3におけるイネーブル信号は、第2の回路ブロ
ック10の分離回路5にも入力され、多重化回路2の選
択動作に関連して分離回路5を制御して、伝送信号線7
を介して受信された多重化伝送信号を分離する。
Description
【0001】
【発明の属する技術分野】本発明は、複数の回路ブロッ
クで構成される半導体集積回路に関し、特に回路ブロッ
ク間の信号伝送を改善した半導体集積回路に関する。
クで構成される半導体集積回路に関し、特に回路ブロッ
ク間の信号伝送を改善した半導体集積回路に関する。
【0002】
【従来の技術】近年、集積回路における構成の微細化お
よび大規模化により、集積回路の内部配線数が増加し
て、レイアウトに占める配線領域の面積が増大する傾向
にある。特に回路ブロック間における制御系の信号数
は、膨大なものとなる。
よび大規模化により、集積回路の内部配線数が増加し
て、レイアウトに占める配線領域の面積が増大する傾向
にある。特に回路ブロック間における制御系の信号数
は、膨大なものとなる。
【0003】従来、複数の回路ブロックで構成される半
導体集積回路において、回路ブロック間で信号伝送を行
う場合には、単に回路ブロック間を必要な信号数に応じ
た数の信号線で接続して、信号伝送を行っていた。すな
わち、従来は、図4に示すように、第1の回路ブロック
101から第2の回路ブロック102へ16個、例えば
16ビット、の信号を伝送するときには、回路ブロック
間に16本の信号線103を設ける必要があった。
導体集積回路において、回路ブロック間で信号伝送を行
う場合には、単に回路ブロック間を必要な信号数に応じ
た数の信号線で接続して、信号伝送を行っていた。すな
わち、従来は、図4に示すように、第1の回路ブロック
101から第2の回路ブロック102へ16個、例えば
16ビット、の信号を伝送するときには、回路ブロック
間に16本の信号線103を設ける必要があった。
【0004】さらに半導体記憶装置においてアドレス情
報を転送するときに、アドレス情報を時分割で転送する
ことにより、アドレス情報の個数(例えばビット数)、
よりも少ない本数のバスラインを用いてアドレス情報を
転送することが従来より行われている。このように、ア
ドレス情報を単に時分割転送することにより、バスライ
ンの数を低減する従来の構成の一例が、例えば、特開昭
60−109094号公報に開示されている。
報を転送するときに、アドレス情報を時分割で転送する
ことにより、アドレス情報の個数(例えばビット数)、
よりも少ない本数のバスラインを用いてアドレス情報を
転送することが従来より行われている。このように、ア
ドレス情報を単に時分割転送することにより、バスライ
ンの数を低減する従来の構成の一例が、例えば、特開昭
60−109094号公報に開示されている。
【0005】特開昭60−109094号公報に示され
た従来の技術を図5を参照して説明する。図5には、記
憶回路の読出し/書込みを行うアクセス回路側のアドレ
ス送信部1から記憶回路側のアドレス受信部2にアドレ
ス信号を供給する場合の例を示している。クロック入力
端子208に入力されるクロック信号CLKを、カウン
タ回路220においてカウントし、カウンタ回路220
のカウント出力信号は制御バスライン206を介して第
1および第2のデコーダ回路218および219に入力
される。第1のデコーダ回路218は、カウント出力を
デコードし、そのデコード結果により、スイッチ制御用
信号204を介して第1〜第4のスイッチ回路210〜
213を制御する。第1〜第4のスイッチ回路210〜
213は、アドレス入力端子203、すなわちアドレス
入力A0〜A15、とアドレスバスライン205との間
の接離、つまり接続および切離し、を行う。
た従来の技術を図5を参照して説明する。図5には、記
憶回路の読出し/書込みを行うアクセス回路側のアドレ
ス送信部1から記憶回路側のアドレス受信部2にアドレ
ス信号を供給する場合の例を示している。クロック入力
端子208に入力されるクロック信号CLKを、カウン
タ回路220においてカウントし、カウンタ回路220
のカウント出力信号は制御バスライン206を介して第
1および第2のデコーダ回路218および219に入力
される。第1のデコーダ回路218は、カウント出力を
デコードし、そのデコード結果により、スイッチ制御用
信号204を介して第1〜第4のスイッチ回路210〜
213を制御する。第1〜第4のスイッチ回路210〜
213は、アドレス入力端子203、すなわちアドレス
入力A0〜A15、とアドレスバスライン205との間
の接離、つまり接続および切離し、を行う。
【0006】このとき、第1のスイッチ回路210は、
アドレス入力端子203のアドレス入力A0〜A3とア
ドレスバスライン205との間を接離する。第2のスイ
ッチ回路211は、アドレス入力端子203のアドレス
入力A4〜A7とアドレスバスライン205との間を接
離する。第3のスイッチ回路212は、アドレス入力端
子203のアドレス入力A8〜A11とアドレスバスラ
イン205との間を接離する。そして、第4のスイッチ
回路213は、アドレス入力端子203のアドレス入力
A12〜A15とアドレスバスライン205との間を接
離する。つまり、第1のデコーダ回路218は、カウン
タ回路220のカウント出力に応じ、第1〜第4のスイ
ッチ回路210〜213を選択的に制御して、アドレス
入力端子203のアドレス入力A0〜A15とアドレス
バスライン205との間の接離を行う。
アドレス入力端子203のアドレス入力A0〜A3とア
ドレスバスライン205との間を接離する。第2のスイ
ッチ回路211は、アドレス入力端子203のアドレス
入力A4〜A7とアドレスバスライン205との間を接
離する。第3のスイッチ回路212は、アドレス入力端
子203のアドレス入力A8〜A11とアドレスバスラ
イン205との間を接離する。そして、第4のスイッチ
回路213は、アドレス入力端子203のアドレス入力
A12〜A15とアドレスバスライン205との間を接
離する。つまり、第1のデコーダ回路218は、カウン
タ回路220のカウント出力に応じ、第1〜第4のスイ
ッチ回路210〜213を選択的に制御して、アドレス
入力端子203のアドレス入力A0〜A15とアドレス
バスライン205との間の接離を行う。
【0007】第2のデコーダ回路219は、カウンタ回
路220のカウント出力をデコードし、そのデコード結
果により、データ保持制御用信号線207を介して第1
〜第4のデータ保持回路214〜217を制御する。第
1〜第4のデータ保持回路214〜217は、アドレス
バスライン205を介して転送されるアドレス信号を選
択的に取込み、そのデータを保持する。このとき、第1
〜第4ののデータ保持回路214〜217は、第2のデ
コーダ回路219からデータ保持制御用信号線207を
介して選択的に与えられるデータ保持制御信号に応動し
て、アドレスバスライン205上のデータを取り込んで
保持し、アドレス信号出力端子209に出力する。
路220のカウント出力をデコードし、そのデコード結
果により、データ保持制御用信号線207を介して第1
〜第4のデータ保持回路214〜217を制御する。第
1〜第4のデータ保持回路214〜217は、アドレス
バスライン205を介して転送されるアドレス信号を選
択的に取込み、そのデータを保持する。このとき、第1
〜第4ののデータ保持回路214〜217は、第2のデ
コーダ回路219からデータ保持制御用信号線207を
介して選択的に与えられるデータ保持制御信号に応動し
て、アドレスバスライン205上のデータを取り込んで
保持し、アドレス信号出力端子209に出力する。
【0008】すなわち、第1および第2のデコーダ回路
218および219は、カウンタ回路220からのカウ
ント出力に基づいて、第1〜第4のスイッチ回路210
〜213および第1〜第4のデータ保持回路214〜2
17をそれぞれ選択的に動作させ、アドレス信号の選択
およびデータの保持をサイクリックに行わせる。この動
作の一例における動作波形を図6に示している。
218および219は、カウンタ回路220からのカウ
ント出力に基づいて、第1〜第4のスイッチ回路210
〜213および第1〜第4のデータ保持回路214〜2
17をそれぞれ選択的に動作させ、アドレス信号の選択
およびデータの保持をサイクリックに行わせる。この動
作の一例における動作波形を図6に示している。
【0009】例えば、カウンタ回路220より所定のカ
ウント値(例えば初期値)信号が出力されると、第1お
よび第2のデコーダ回路218および219によって、
第1のスイッチ回路210および第1のデータ保持回路
214が選択され、アドレス入力A0〜A3のデータが
アドレスバスライン205を介して第1のデータ保持回
路14に取り込まれる。次に、クロック信号CLKがカ
ウンタ回路220のクロック入力端子208に入力さ
れ、カウンタ回路220がカウントすることにより、第
2のスイッチ回路211と第2のデータ保持回路215
が選択され、アドレス入力A4〜A7のデータがアドレ
スバスライン5を介して転送されて第2のデータ保持回
路215に取り込まれる。この時、第1のデータ保持回
路14は、先に取り込んだアドレス入力A0〜A3のア
ドレスデータを保持している。以後、同様の動作が、ア
ドレス入力A8〜A11、第3のスイッチ回路212お
よび第3のデータ保持回路216、並びにアドレス入力
A12〜A15、第4のスイッチ回路213および第4
のデータ保持回路217に対しても行われる。このこと
により、第1〜第4のデータ保持回路214〜217に
アドレス入力A0〜A15の信号が保持され、アドレス
バスライン205の4本と制御バスライン206の2本
の計6本のバスラインで16個のアドレス信号A0〜A
15を記憶回路側のアドレス受信部202で得ることが
できる。
ウント値(例えば初期値)信号が出力されると、第1お
よび第2のデコーダ回路218および219によって、
第1のスイッチ回路210および第1のデータ保持回路
214が選択され、アドレス入力A0〜A3のデータが
アドレスバスライン205を介して第1のデータ保持回
路14に取り込まれる。次に、クロック信号CLKがカ
ウンタ回路220のクロック入力端子208に入力さ
れ、カウンタ回路220がカウントすることにより、第
2のスイッチ回路211と第2のデータ保持回路215
が選択され、アドレス入力A4〜A7のデータがアドレ
スバスライン5を介して転送されて第2のデータ保持回
路215に取り込まれる。この時、第1のデータ保持回
路14は、先に取り込んだアドレス入力A0〜A3のア
ドレスデータを保持している。以後、同様の動作が、ア
ドレス入力A8〜A11、第3のスイッチ回路212お
よび第3のデータ保持回路216、並びにアドレス入力
A12〜A15、第4のスイッチ回路213および第4
のデータ保持回路217に対しても行われる。このこと
により、第1〜第4のデータ保持回路214〜217に
アドレス入力A0〜A15の信号が保持され、アドレス
バスライン205の4本と制御バスライン206の2本
の計6本のバスラインで16個のアドレス信号A0〜A
15を記憶回路側のアドレス受信部202で得ることが
できる。
【0010】なお、上述においては、第1のスイッチ回
路210および第1のデータ保持回路214が最初に選
択され、すなわちアドレス入力A0〜A3のアドレスが
最初に転送されるものとして説明したが、第1〜第4の
スイッチ回路210〜213および第1〜第4のデータ
保持回路214〜217の選択順序は、第1および第2
のデコーダ回路218および219によって任意に設定
することができる。また、図5の制御バスライン206
はカウンタ回路220によって駆動されているが、この
制御バスライン206を半導体記憶装置の外部から直接
駆動するようにしてもよい。
路210および第1のデータ保持回路214が最初に選
択され、すなわちアドレス入力A0〜A3のアドレスが
最初に転送されるものとして説明したが、第1〜第4の
スイッチ回路210〜213および第1〜第4のデータ
保持回路214〜217の選択順序は、第1および第2
のデコーダ回路218および219によって任意に設定
することができる。また、図5の制御バスライン206
はカウンタ回路220によって駆動されているが、この
制御バスライン206を半導体記憶装置の外部から直接
駆動するようにしてもよい。
【0011】
【発明が解決しようとする課題】上述したように、集積
回路の微細化と大規模化により集積回路の内部配線数が
増加して、レイアウトに占める配線領域の面積が増大し
ており、特に回路ブロック間の制御系の信号数は膨大と
なる。特開昭60−109094号公報に示されるよう
に単純に時分割で信号を転送することにより配線数を減
少させると、伝送のタイミングが固定的に決まってしま
う。このため、時分割による配線数の低減技術は、タイ
ミングがランダムな制御系の信号には採用することがで
きないという問題があった。
回路の微細化と大規模化により集積回路の内部配線数が
増加して、レイアウトに占める配線領域の面積が増大し
ており、特に回路ブロック間の制御系の信号数は膨大と
なる。特開昭60−109094号公報に示されるよう
に単純に時分割で信号を転送することにより配線数を減
少させると、伝送のタイミングが固定的に決まってしま
う。このため、時分割による配線数の低減技術は、タイ
ミングがランダムな制御系の信号には採用することがで
きないという問題があった。
【0012】本発明は、上述した事情に鑑みてなされた
もので、タイミングを拘束されずに少ない配線数および
狭い配線領域にて多くの信号の伝送を行うことを可能と
して、回路ブロック間の制御系の信号の伝送に好適な半
導体集積回路を提供することを目的とする。
もので、タイミングを拘束されずに少ない配線数および
狭い配線領域にて多くの信号の伝送を行うことを可能と
して、回路ブロック間の制御系の信号の伝送に好適な半
導体集積回路を提供することを目的とする。
【0013】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体集積回路は、複数の回路ブロッ
クで構成され、回路ブロック間で信号伝送を行う半導体
集積回路において、前記複数の回路ブロックのうちの伝
送信号の送信側の第1の回路ブロックに設けられ、伝送
信号を選択的に切換えて多重化する多重化回路と、前記
複数の回路ブロックのうちの伝送信号の受信側の第2の
回路ブロックに設けられ、前記多重化回路の伝送信号の
選択を制御する符号化回路と、前記第2の回路ブロック
に設けられ、前記多重化回路の伝送信号の選択に対応し
て伝送信号を分離して取り出す分離回路と、を具備す
る。
め、本発明に係る半導体集積回路は、複数の回路ブロッ
クで構成され、回路ブロック間で信号伝送を行う半導体
集積回路において、前記複数の回路ブロックのうちの伝
送信号の送信側の第1の回路ブロックに設けられ、伝送
信号を選択的に切換えて多重化する多重化回路と、前記
複数の回路ブロックのうちの伝送信号の受信側の第2の
回路ブロックに設けられ、前記多重化回路の伝送信号の
選択を制御する符号化回路と、前記第2の回路ブロック
に設けられ、前記多重化回路の伝送信号の選択に対応し
て伝送信号を分離して取り出す分離回路と、を具備す
る。
【0014】前記多重化回路は、前記伝送信号を一旦保
持する複数のレジスタと、前記符号化回路の出力に応答
して、前記複数のレジスタの出力を選択的に切換えて取
り出すセレクタと、を含んでいてもよい。
持する複数のレジスタと、前記符号化回路の出力に応答
して、前記複数のレジスタの出力を選択的に切換えて取
り出すセレクタと、を含んでいてもよい。
【0015】前記分離回路は、前記符号化回路の出力に
応答して、選択的に伝送信号を取り込んで保持する複数
のレジスタと、を含んでいてもよい。
応答して、選択的に伝送信号を取り込んで保持する複数
のレジスタと、を含んでいてもよい。
【0016】本発明の半導体集積回路においては、信号
を伝送する回路ブロック間における伝送信号を送信する
側に信号を選択的に切り換える多重化回路を設けるとと
もに、伝送信号を受信する側に前記多重化回路の切換え
動作を制御する符号化回路および多重化された信号を選
択的に分離保持する分離回路を設けて、受信側の符号化
回路により送信側の多重化回路を制御して、多重化され
た伝送信号をブロック間で伝送し、受信側の分離回路で
分離する。したがって、回路ブロック間において、制御
信号等を伝送するときの信号数を減少させることがで
き、半導体集積回路の配線領域の面積を小さくすること
ができる。しかも、伝送タイミングを拘束することがな
いので、ランダムなタイミングで信号伝送が発生するよ
うな制御信号の伝送にも適用することができる。
を伝送する回路ブロック間における伝送信号を送信する
側に信号を選択的に切り換える多重化回路を設けるとと
もに、伝送信号を受信する側に前記多重化回路の切換え
動作を制御する符号化回路および多重化された信号を選
択的に分離保持する分離回路を設けて、受信側の符号化
回路により送信側の多重化回路を制御して、多重化され
た伝送信号をブロック間で伝送し、受信側の分離回路で
分離する。したがって、回路ブロック間において、制御
信号等を伝送するときの信号数を減少させることがで
き、半導体集積回路の配線領域の面積を小さくすること
ができる。しかも、伝送タイミングを拘束することがな
いので、ランダムなタイミングで信号伝送が発生するよ
うな制御信号の伝送にも適用することができる。
【0017】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【0018】図1は、本発明の第1の実施の形態に係る
半導体集積回路の構成を示している。
半導体集積回路の構成を示している。
【0019】図1に示す半導体集積回路は、制御信号入
力端子1、多重化回路2、イネーブル端子3、符号化回
路4、分離回路5、制御信号出力端子6、伝送信号線7
および選択信号線8を備えている。制御信号入力端子1
および多重化回路2は、送信側の第1の回路ブロック9
内に設けられ、イネーブル端子3、符号化回路4、分離
回路5および制御信号出力端子6は、受信側の第2の回
路ブロック10内に設けられている。伝送信号線7およ
び選択信号線8は第1および第2の回路ブロック9およ
び10の相互間の信号線を形成している。図1の半導体
集積回路は、例えば第1の回路ブロック9から第2の回
路ブロック10へ制御信号を伝送するものとする。
力端子1、多重化回路2、イネーブル端子3、符号化回
路4、分離回路5、制御信号出力端子6、伝送信号線7
および選択信号線8を備えている。制御信号入力端子1
および多重化回路2は、送信側の第1の回路ブロック9
内に設けられ、イネーブル端子3、符号化回路4、分離
回路5および制御信号出力端子6は、受信側の第2の回
路ブロック10内に設けられている。伝送信号線7およ
び選択信号線8は第1および第2の回路ブロック9およ
び10の相互間の信号線を形成している。図1の半導体
集積回路は、例えば第1の回路ブロック9から第2の回
路ブロック10へ制御信号を伝送するものとする。
【0020】多重化回路2は、制御信号入力端子1に供
給される複数の制御信号を、符号化回路4から与えられ
る選択信号に応動して選択し、元の制御信号よりも少な
い数の信号路に出力する。符号化回路4は、イネーブル
端子3に供給されるイネーブル信号を符号化して、多重
化回路2に供給すべき選択信号を生成する。分離回路5
は、イネーブル信号に応答して多重化回路2から伝送さ
れる信号を分離して制御信号出力端子6に制御信号を得
る。
給される複数の制御信号を、符号化回路4から与えられ
る選択信号に応動して選択し、元の制御信号よりも少な
い数の信号路に出力する。符号化回路4は、イネーブル
端子3に供給されるイネーブル信号を符号化して、多重
化回路2に供給すべき選択信号を生成する。分離回路5
は、イネーブル信号に応答して多重化回路2から伝送さ
れる信号を分離して制御信号出力端子6に制御信号を得
る。
【0021】第1の回路ブロック9内で生成される制御
信号を、制御信号入力端子1を介して多重化回路2に入
力する。なお、制御信号は、第1の回路ブロック9の外
部の他の回路ブロック等において生成され、第1の回路
ブロック9の制御信号入力端子1に入力されるようにし
てもよい。多重化回路2の出力を伝送信号線7を介して
第2の回路ブロック10内の分離回路5に入力する。分
離回路5の出力は、制御信号出力端子6から取り出され
て、第2の回路ブロック10内で、またはさらに他の回
路ブロックに転送されて用いられる。転送許可を示すイ
ネーブル信号は、第2の回路ブロック10内で生成さ
れ、イネーブル端子3を介して分離回路5および符号化
回路4に入力される。なお、イネーブル信号を、第2の
回路ブロック10の外部の他の回路ブロック等において
生成し、第2の回路ブロック10のイネーブル端子3に
入力するようにしてもよい。符号化回路4の符号化出力
は、第1の回路ブロック9と第2の回路ブロック10と
の間の選択信号線8を介して第1の回路ブロック9の代
わりの多重化回路2に、選択信号として入力する。
信号を、制御信号入力端子1を介して多重化回路2に入
力する。なお、制御信号は、第1の回路ブロック9の外
部の他の回路ブロック等において生成され、第1の回路
ブロック9の制御信号入力端子1に入力されるようにし
てもよい。多重化回路2の出力を伝送信号線7を介して
第2の回路ブロック10内の分離回路5に入力する。分
離回路5の出力は、制御信号出力端子6から取り出され
て、第2の回路ブロック10内で、またはさらに他の回
路ブロックに転送されて用いられる。転送許可を示すイ
ネーブル信号は、第2の回路ブロック10内で生成さ
れ、イネーブル端子3を介して分離回路5および符号化
回路4に入力される。なお、イネーブル信号を、第2の
回路ブロック10の外部の他の回路ブロック等において
生成し、第2の回路ブロック10のイネーブル端子3に
入力するようにしてもよい。符号化回路4の符号化出力
は、第1の回路ブロック9と第2の回路ブロック10と
の間の選択信号線8を介して第1の回路ブロック9の代
わりの多重化回路2に、選択信号として入力する。
【0022】次に、図1のように構成した半導体集積回
路における動作を説明する。
路における動作を説明する。
【0023】第1の回路ブロック9において制御信号入
力端子1から供給される制御信号を多重化回路2によっ
て多重化し、第2の回路ブロック10の分離回路5に伝
送する。このとき、符号化回路4によって、第2の回路
ブロック10のイネーブル端子3におけるイネーブル信
号を多重化回路2の選択パターンを示す選択信号に符号
化して、第1の回路ブロック9の多重化回路2に供給
し、多重化回路2の選択動作を制御する。また、イネー
ブル端子3におけるイネーブル信号は、第2の回路ブロ
ック10の分離回路5にも入力され、多重化回路2の選
択動作に関連して分離回路5を制御して、伝送信号線7
を介して受信された多重化伝送信号を分離する。
力端子1から供給される制御信号を多重化回路2によっ
て多重化し、第2の回路ブロック10の分離回路5に伝
送する。このとき、符号化回路4によって、第2の回路
ブロック10のイネーブル端子3におけるイネーブル信
号を多重化回路2の選択パターンを示す選択信号に符号
化して、第1の回路ブロック9の多重化回路2に供給
し、多重化回路2の選択動作を制御する。また、イネー
ブル端子3におけるイネーブル信号は、第2の回路ブロ
ック10の分離回路5にも入力され、多重化回路2の選
択動作に関連して分離回路5を制御して、伝送信号線7
を介して受信された多重化伝送信号を分離する。
【0024】すなわち、信号を伝送する回路ブロック9
と10との間における伝送信号を送信する側に信号を選
択的に切り換える多重化回路2を設けるとともに、伝送
信号を受信する側に前記多重化回路2を制御する符号化
回路4および多重化された信号を選択的に分離保持する
分離回路5を設けて、受信側の符号化回路4により送信
側の多重化回路2を制御して、多重化された伝送信号を
ブロック間で伝送し、受信側の分離回路5で分離する。
と10との間における伝送信号を送信する側に信号を選
択的に切り換える多重化回路2を設けるとともに、伝送
信号を受信する側に前記多重化回路2を制御する符号化
回路4および多重化された信号を選択的に分離保持する
分離回路5を設けて、受信側の符号化回路4により送信
側の多重化回路2を制御して、多重化された伝送信号を
ブロック間で伝送し、受信側の分離回路5で分離する。
【0025】このような回路構成を用いれば、半導体集
積回路の回路ブロック間において制御信号等を伝送する
ときの信号線数を減少させることができ、半導体集積回
路の配線領域の面積を小さくすることが可能となる。ま
た、特開昭60−109094号公報のように時分割方
式で伝送すると信号伝送のタイミングが固定的に決めら
れてしまうが、図1のような構成では、イネーブル端子
3のイネーブル信号が信号伝送のタイミングを決定する
ので、規則的でないタイミングで発生する制御信号の伝
送にも適用することができる。
積回路の回路ブロック間において制御信号等を伝送する
ときの信号線数を減少させることができ、半導体集積回
路の配線領域の面積を小さくすることが可能となる。ま
た、特開昭60−109094号公報のように時分割方
式で伝送すると信号伝送のタイミングが固定的に決めら
れてしまうが、図1のような構成では、イネーブル端子
3のイネーブル信号が信号伝送のタイミングを決定する
ので、規則的でないタイミングで発生する制御信号の伝
送にも適用することができる。
【0026】図2は、本発明の第2の実施の形態に係る
半導体集積回路の構成を示している。
半導体集積回路の構成を示している。
【0027】図2に示す半導体集積回路は、送信側の第
1の回路ブロック21および受信側の第2の回路ブロッ
ク22を具備している。第1および第2の回路ブロック
21および22は、第1〜第8のレジスタ31〜38、
第1〜第4のイネーブル端子39〜42、符号化回路4
3、セレクタ44、伝送信号線45、選択信号線46、
制御信号入力端子47および制御信号出力端子48を備
えている。第1〜第4のレジスタ31〜34、セレクタ
44および制御信号入力端子47は、多重化回路49を
構成しており、この多重化回路49は、第1の回路ブロ
ック21内に設けられている。第5〜第8のレジスタ3
5〜38および制御信号出力端子48は、分離回路50
を構成しており、この分離回路50と、上述した第1〜
第4のイネーブル端子39〜42および符号化回路43
とは、第2の回路ブロック22内に設けられている。伝
送信号線45および選択信号線46は第1および第2の
回路ブロック21および22の相互間の信号線を形成し
ている。図2の半導体集積回路は、例えば第1の回路ブ
ロック21から第2の回路ブロック22へ制御信号を伝
送するものとする。
1の回路ブロック21および受信側の第2の回路ブロッ
ク22を具備している。第1および第2の回路ブロック
21および22は、第1〜第8のレジスタ31〜38、
第1〜第4のイネーブル端子39〜42、符号化回路4
3、セレクタ44、伝送信号線45、選択信号線46、
制御信号入力端子47および制御信号出力端子48を備
えている。第1〜第4のレジスタ31〜34、セレクタ
44および制御信号入力端子47は、多重化回路49を
構成しており、この多重化回路49は、第1の回路ブロ
ック21内に設けられている。第5〜第8のレジスタ3
5〜38および制御信号出力端子48は、分離回路50
を構成しており、この分離回路50と、上述した第1〜
第4のイネーブル端子39〜42および符号化回路43
とは、第2の回路ブロック22内に設けられている。伝
送信号線45および選択信号線46は第1および第2の
回路ブロック21および22の相互間の信号線を形成し
ている。図2の半導体集積回路は、例えば第1の回路ブ
ロック21から第2の回路ブロック22へ制御信号を伝
送するものとする。
【0028】第1〜第8のレジスタ31〜38は、それ
ぞれ例えば4ビットのレジスタである。第1〜第4のレ
ジスタ31〜34には、制御信号入力端子47から各4
ビットずつの制御信号が入力され、第5〜第8のレジス
タ35〜38からは、制御信号出力端子48へ各4ビッ
トずつの制御信号が出力される。第1〜第4のイネーブ
ル端子39〜42には、4ビットのイネーブル信号の各
ビットがそれぞれ入力される。
ぞれ例えば4ビットのレジスタである。第1〜第4のレ
ジスタ31〜34には、制御信号入力端子47から各4
ビットずつの制御信号が入力され、第5〜第8のレジス
タ35〜38からは、制御信号出力端子48へ各4ビッ
トずつの制御信号が出力される。第1〜第4のイネーブ
ル端子39〜42には、4ビットのイネーブル信号の各
ビットがそれぞれ入力される。
【0029】多重化回路49を構成するセレクタ44
は、符号化回路43から選択信号線46を介して与えら
れる選択信号に応答して、第1〜第4のレジスタ31〜
34の各出力のうちのいずれかを選択し、4ビットの伝
送信号として伝送信号線45に出力する。符号化回路4
3は、第1〜第4のイネーブル端子39〜42に供給さ
れる4ビットのイネーブル信号に従って、第1〜第4の
レジスタ31〜34のうちのいずれかを選択するための
2ビットの選択信号を生成し、セレクタ44に供給す
る。セレクタ44は、選択信号に応答して第1〜第4の
レジスタ31〜34のうちのいずれかの1つの出力を選
択して有効(アクティブ)とし、そのレジスタの4ビッ
トの出力を伝送信号として伝送信号線45に送出する。
分離回路50を構成する第5〜第8のレジスタ35〜3
8は、第1〜第4のイネーブル端子39〜42に供給さ
れる4ビットのイネーブル信号に基づくいずれか1つの
レジスタが、伝送信号線45から伝送される信号を取り
込んで更新し、以後次に更新されるまで保持する。した
がって、信号線の本数は、伝送信号線45が4本、選択
信号線46が2本で済むことになる。
は、符号化回路43から選択信号線46を介して与えら
れる選択信号に応答して、第1〜第4のレジスタ31〜
34の各出力のうちのいずれかを選択し、4ビットの伝
送信号として伝送信号線45に出力する。符号化回路4
3は、第1〜第4のイネーブル端子39〜42に供給さ
れる4ビットのイネーブル信号に従って、第1〜第4の
レジスタ31〜34のうちのいずれかを選択するための
2ビットの選択信号を生成し、セレクタ44に供給す
る。セレクタ44は、選択信号に応答して第1〜第4の
レジスタ31〜34のうちのいずれかの1つの出力を選
択して有効(アクティブ)とし、そのレジスタの4ビッ
トの出力を伝送信号として伝送信号線45に送出する。
分離回路50を構成する第5〜第8のレジスタ35〜3
8は、第1〜第4のイネーブル端子39〜42に供給さ
れる4ビットのイネーブル信号に基づくいずれか1つの
レジスタが、伝送信号線45から伝送される信号を取り
込んで更新し、以後次に更新されるまで保持する。した
がって、信号線の本数は、伝送信号線45が4本、選択
信号線46が2本で済むことになる。
【0030】第1の回路ブロック21の多重回路49内
の第1〜第4のレジスタ31〜34の各4ビットの出力
はセレクタ44に入力される。セレクタ44は、第1〜
第4のレジスタ31〜34のいずれか1つの4ビット出
力を選択して出力する。セレクタ44の出力は伝送信号
線45を介して第2の回路ブロック22の分離回路50
内の各4ビットの第5〜第8のレジスタ35〜38に入
力される。第2の回路ブロック22の第1〜第4のイネ
ーブル端子39〜42における4ビットのイネーブル信
号は、第5〜第8のレジスタ35〜38に入力されると
ともに、符号化回路43に入力される。符号化回路43
の出力は選択信号線46を介して第1の回路ブロック2
1の多重化回路44に入力される。
の第1〜第4のレジスタ31〜34の各4ビットの出力
はセレクタ44に入力される。セレクタ44は、第1〜
第4のレジスタ31〜34のいずれか1つの4ビット出
力を選択して出力する。セレクタ44の出力は伝送信号
線45を介して第2の回路ブロック22の分離回路50
内の各4ビットの第5〜第8のレジスタ35〜38に入
力される。第2の回路ブロック22の第1〜第4のイネ
ーブル端子39〜42における4ビットのイネーブル信
号は、第5〜第8のレジスタ35〜38に入力されると
ともに、符号化回路43に入力される。符号化回路43
の出力は選択信号線46を介して第1の回路ブロック2
1の多重化回路44に入力される。
【0031】次に、図2のように構成した半導体集積回
路における動作を図3に示すタイムチャートを参照して
説明する。
路における動作を図3に示すタイムチャートを参照して
説明する。
【0032】図3に示すように、第1〜第4のレジスタ
31〜34の各4ビットの出力制御信号をそれぞれD0
〜D3とする。これらのうちの、例えば制御信号D0を
第1の回路ブロック21から第2の回路ブロック22へ
伝送するとき、イネーブル端子39〜42のイネーブル
信号を‘0111’として、第5〜第8のレジスタ35
〜38のうちの第5のレジスタ35のみを(‘0’を与
えることにより)アクティブとする。このとき、ブロッ
ク間の選択信号46は0(‘00’)となり、セレクタ
44を制御するので、セレクタ44は第1のレジスタ3
1の出力D0を選択し、出力する。したがって、ブロッ
ク間の伝送信号15は第1のレジスタ31から出力され
る制御信号D0となる。この制御信号D0が第5〜第8
のレジスタ35〜38に入力されるが、既に述べたよう
に、イネーブル信号により第5のレジスタ35のみがア
クティブとなっているため、第5のレジスタ35に制御
信号D0を取り込み、第6〜第8のレジスタ36〜38
は前値を保持する。
31〜34の各4ビットの出力制御信号をそれぞれD0
〜D3とする。これらのうちの、例えば制御信号D0を
第1の回路ブロック21から第2の回路ブロック22へ
伝送するとき、イネーブル端子39〜42のイネーブル
信号を‘0111’として、第5〜第8のレジスタ35
〜38のうちの第5のレジスタ35のみを(‘0’を与
えることにより)アクティブとする。このとき、ブロッ
ク間の選択信号46は0(‘00’)となり、セレクタ
44を制御するので、セレクタ44は第1のレジスタ3
1の出力D0を選択し、出力する。したがって、ブロッ
ク間の伝送信号15は第1のレジスタ31から出力され
る制御信号D0となる。この制御信号D0が第5〜第8
のレジスタ35〜38に入力されるが、既に述べたよう
に、イネーブル信号により第5のレジスタ35のみがア
クティブとなっているため、第5のレジスタ35に制御
信号D0を取り込み、第6〜第8のレジスタ36〜38
は前値を保持する。
【0033】以後、同様にして、第2〜第4のレジスタ
32〜34の各出力である制御信号D1〜D3も、逐
次、イネーブル端子39〜42のイネーブル信号のうち
のいずれか1つを‘0’とすることにより、第2〜第4
のレジスタ36〜38に取り込む。
32〜34の各出力である制御信号D1〜D3も、逐
次、イネーブル端子39〜42のイネーブル信号のうち
のいずれか1つを‘0’とすることにより、第2〜第4
のレジスタ36〜38に取り込む。
【0034】このような回路構成により、半導体集積回
路の回路ブロック間の制御信号等を伝送における信号線
数を減少させることができ、半導体集積回路の配線領域
の面積を小さくすることが可能となる。図2において
は、制御信号の総数が16であるのに対し、符号化回路
43からセレクタ44への選択信号線46の信号線数は
2本で済み、伝送信号線45の信号線数が4本であるの
で、合計6本の信号線により伝送することが可能とな
る。また、この場合もイネーブル端子39〜42のイネ
ーブル信号が信号伝送のタイミングを決定するので、規
則的でないタイミングで発生する制御信号の伝送にも適
用することができる。
路の回路ブロック間の制御信号等を伝送における信号線
数を減少させることができ、半導体集積回路の配線領域
の面積を小さくすることが可能となる。図2において
は、制御信号の総数が16であるのに対し、符号化回路
43からセレクタ44への選択信号線46の信号線数は
2本で済み、伝送信号線45の信号線数が4本であるの
で、合計6本の信号線により伝送することが可能とな
る。また、この場合もイネーブル端子39〜42のイネ
ーブル信号が信号伝送のタイミングを決定するので、規
則的でないタイミングで発生する制御信号の伝送にも適
用することができる。
【0035】
【発明の効果】以上説明したように、本発明によれば、
タイミングを拘束されずに少ない配線数および狭い配線
領域にて多くの信号の伝送を行うことを可能として、回
路ブロック間の制御系の信号の伝送に好適な半導体集積
回路を提供することができる。
タイミングを拘束されずに少ない配線数および狭い配線
領域にて多くの信号の伝送を行うことを可能として、回
路ブロック間の制御系の信号の伝送に好適な半導体集積
回路を提供することができる。
【図1】本発明の第1の実施の形態に係る半導体集積回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図2】本発明の第2の実施の形態に係る半導体集積回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図3】図2の半導体集積回路の動作を説明するための
タイムチャートである。
タイムチャートである。
【図4】従来の半導体集積回路の一例の構成を示すブロ
ック図である。
ック図である。
【図5】従来の半導体集積回路の他の一例の構成を示す
ブロック図である。
ブロック図である。
【図6】図5の半導体集積回路の動作を説明するための
タイムチャートである。
タイムチャートである。
1 制御信号入力端子 2 多重化回路 3 イネーブル端子 4 符号化回略 5 分離回路 6 制御信号出力端子 7 伝送信号線 8 選択信号線 9 第1の回路ブロック 10 第2の回路ブロック 21 第1の回路ブロック 22 第2の回路ブロック 31〜38 レジスタ(4ビット) 39〜42 イネーブル端子 43 符号化回路 44 セレクタ 45 伝送信号線 46 選択信号線 47 制御信号入力端子 48 制御信号出力端子 49 多重化回路 50 分離回路
Claims (3)
- 【請求項1】複数の回路ブロックで構成され、回路ブロ
ック間で信号伝送を行う半導体集積回路において、 前記複数の回路ブロックのうちの伝送信号の送信側の第
1の回路ブロックに設けられ、伝送信号を選択的に切換
えて多重化する多重化回路と、 前記複数の回路ブロックのうちの伝送信号の受信側の第
2の回路ブロックに設けられ、前記多重化回路の伝送信
号の選択を制御する符号化回路と、 前記第2の回路ブロックに設けられ、前記多重化回路の
伝送信号の選択に対応して伝送信号を分離して取り出す
分離回路と、を具備することを特徴とする半導体集積回
路。 - 【請求項2】前記多重化回路は、 前記伝送信号を一旦保持する複数のレジスタと、 前記符号化回路の出力に応答して、前記複数のレジスタ
の出力を選択的に切換えて取り出すセレクタと、を含む
ことを特徴とする請求項1に記載の半導体集積回路。 - 【請求項3】前記分離回路は、 前記符号化回路の出力に応答して、選択的に伝送信号を
取り込んで保持する複数のレジスタ、を含むことを特徴
とする請求項1または2に記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11135182A JP2000332718A (ja) | 1999-05-17 | 1999-05-17 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11135182A JP2000332718A (ja) | 1999-05-17 | 1999-05-17 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000332718A true JP2000332718A (ja) | 2000-11-30 |
Family
ID=15145761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11135182A Withdrawn JP2000332718A (ja) | 1999-05-17 | 1999-05-17 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000332718A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012533830A (ja) * | 2009-07-20 | 2012-12-27 | シノプシス, インコーポレイテッド | 擬似同期時分割多重化 |
WO2017217482A1 (ja) * | 2016-06-17 | 2017-12-21 | 株式会社オートネットワーク技術研究所 | 制御システム |
-
1999
- 1999-05-17 JP JP11135182A patent/JP2000332718A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012533830A (ja) * | 2009-07-20 | 2012-12-27 | シノプシス, インコーポレイテッド | 擬似同期時分割多重化 |
WO2017217482A1 (ja) * | 2016-06-17 | 2017-12-21 | 株式会社オートネットワーク技術研究所 | 制御システム |
CN109313480A (zh) * | 2016-06-17 | 2019-02-05 | 株式会社自动网络技术研究所 | 控制*** |
US10926721B2 (en) | 2016-06-17 | 2021-02-23 | Autonetworks Technologies, Ltd. | Control system |
CN109313480B (zh) * | 2016-06-17 | 2021-05-04 | 株式会社自动网络技术研究所 | 控制*** |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6366878B1 (en) | Circuit arrangement for in-circuit emulation of a microcontroller | |
KR100623470B1 (ko) | 기지국에서 사용되는 데이터 전송 방법 | |
KR20010099653A (ko) | 라우팅 배열 | |
JPH11514815A (ja) | シリアルリンクを介して多重データ信号を送信するためのシステムおよび方法 | |
US20020114415A1 (en) | Apparatus and method for serial data communication between plurality of chips in a chip set | |
GB1581836A (en) | Cpu-i/o bus interface for a data processing system | |
US20030012229A1 (en) | Transmitting data into a memory cell array | |
JPS63118856A (ja) | シリアル・バス・インタフエ−ス回路 | |
US6538584B2 (en) | Transition reduction encoder using current and last bit sets | |
JP2000332718A (ja) | 半導体集積回路 | |
US6505304B1 (en) | Timer apparatus which can simultaneously control a plurality of timers | |
KR100265550B1 (ko) | 버스제어기를갖는데이타프로세서 | |
US6839795B1 (en) | Priority cross-bar decoder | |
KR100247012B1 (ko) | 통신시스템의 상태정보 수집 및 제어장치 | |
JPH10207591A (ja) | インターフェイスボード | |
US6904062B1 (en) | Method and apparatus for efficient and flexible routing between multiple high bit-width endpoints | |
JP2675208B2 (ja) | 同報通信制御方法 | |
US6460092B1 (en) | Integrated circuit for distributed-type input/output control | |
KR100202991B1 (ko) | 전전자 교환기의 타임 슬롯 스위치와 디바이스간 정합 장치의 이중화 회로 | |
JP3533186B2 (ja) | 制御メモリのデータ転送装置及び転送方法 | |
KR100281084B1 (ko) | 통합 서비스 시스템에서의 내부 회선 용량 증가방법 | |
JP2623519B2 (ja) | 時間スイツチ回路 | |
KR100210780B1 (ko) | 프로세서와 디바이스간의 타임 슬롯 스위치의 데이터 정합회로 | |
JPH0357042A (ja) | 増設用記憶装置 | |
JPH08223613A (ja) | 通話路構成方式 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050406 |
|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060801 |