JP2000332718A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 タイミングを拘束されずに少ない配線数およ
び狭い配線領域にて多くの信号の伝送を行い、回路ブロ
ック間の制御系に好適な信号の伝送を行う。 【解決手段】 第１の回路ブロック９において制御信号
入力端子１から供給される制御信号を多重化回路２によ
って多重化し、第２の回路ブロック１０の分離回路５に
伝送する。このとき、符号化回路４によって、第２の回
路ブロック１０のイネーブル端子３におけるイネーブル
信号を多重化回路２の選択パターンを示す選択信号に符
号化して、第１の回路ブロック９の多重化回路２に供給
し、多重化回路２の選択動作を制御する。また、イネー
ブル端子３におけるイネーブル信号は、第２の回路ブロ
ック１０の分離回路５にも入力され、多重化回路２の選
択動作に関連して分離回路５を制御して、伝送信号線７
を介して受信された多重化伝送信号を分離する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の回路ブロッ
クで構成される半導体集積回路に関し、特に回路ブロッ
ク間の信号伝送を改善した半導体集積回路に関する。

【０００２】

【従来の技術】近年、集積回路における構成の微細化お
よび大規模化により、集積回路の内部配線数が増加し
て、レイアウトに占める配線領域の面積が増大する傾向
にある。特に回路ブロック間における制御系の信号数
は、膨大なものとなる。

【０００３】従来、複数の回路ブロックで構成される半
導体集積回路において、回路ブロック間で信号伝送を行
う場合には、単に回路ブロック間を必要な信号数に応じ
た数の信号線で接続して、信号伝送を行っていた。すな
わち、従来は、図４に示すように、第１の回路ブロック
１０１から第２の回路ブロック１０２へ１６個、例えば
１６ビット、の信号を伝送するときには、回路ブロック
間に１６本の信号線１０３を設ける必要があった。

【０００４】さらに半導体記憶装置においてアドレス情
報を転送するときに、アドレス情報を時分割で転送する
ことにより、アドレス情報の個数（例えばビット数）、
よりも少ない本数のバスラインを用いてアドレス情報を
転送することが従来より行われている。このように、ア
ドレス情報を単に時分割転送することにより、バスライ
ンの数を低減する従来の構成の一例が、例えば、特開昭
６０−１０９０９４号公報に開示されている。

【０００５】特開昭６０−１０９０９４号公報に示され
た従来の技術を図５を参照して説明する。図５には、記
憶回路の読出し／書込みを行うアクセス回路側のアドレ
ス送信部１から記憶回路側のアドレス受信部２にアドレ
ス信号を供給する場合の例を示している。クロック入力
端子２０８に入力されるクロック信号ＣＬＫを、カウン
タ回路２２０においてカウントし、カウンタ回路２２０
のカウント出力信号は制御バスライン２０６を介して第
１および第２のデコーダ回路２１８および２１９に入力
される。第１のデコーダ回路２１８は、カウント出力を
デコードし、そのデコード結果により、スイッチ制御用
信号２０４を介して第１〜第４のスイッチ回路２１０〜
２１３を制御する。第１〜第４のスイッチ回路２１０〜
２１３は、アドレス入力端子２０３、すなわちアドレス
入力Ａ０〜Ａ１５、とアドレスバスライン２０５との間
の接離、つまり接続および切離し、を行う。

【０００６】このとき、第１のスイッチ回路２１０は、
アドレス入力端子２０３のアドレス入力Ａ０〜Ａ３とア
ドレスバスライン２０５との間を接離する。第２のスイ
ッチ回路２１１は、アドレス入力端子２０３のアドレス
入力Ａ４〜Ａ７とアドレスバスライン２０５との間を接
離する。第３のスイッチ回路２１２は、アドレス入力端
子２０３のアドレス入力Ａ８〜Ａ１１とアドレスバスラ
イン２０５との間を接離する。そして、第４のスイッチ
回路２１３は、アドレス入力端子２０３のアドレス入力
Ａ１２〜Ａ１５とアドレスバスライン２０５との間を接
離する。つまり、第１のデコーダ回路２１８は、カウン
タ回路２２０のカウント出力に応じ、第１〜第４のスイ
ッチ回路２１０〜２１３を選択的に制御して、アドレス
入力端子２０３のアドレス入力Ａ０〜Ａ１５とアドレス
バスライン２０５との間の接離を行う。

【０００７】第２のデコーダ回路２１９は、カウンタ回
路２２０のカウント出力をデコードし、そのデコード結
果により、データ保持制御用信号線２０７を介して第１
〜第４のデータ保持回路２１４〜２１７を制御する。第
１〜第４のデータ保持回路２１４〜２１７は、アドレス
バスライン２０５を介して転送されるアドレス信号を選
択的に取込み、そのデータを保持する。このとき、第１
〜第４ののデータ保持回路２１４〜２１７は、第２のデ
コーダ回路２１９からデータ保持制御用信号線２０７を
介して選択的に与えられるデータ保持制御信号に応動し
て、アドレスバスライン２０５上のデータを取り込んで
保持し、アドレス信号出力端子２０９に出力する。

【０００８】すなわち、第１および第２のデコーダ回路
２１８および２１９は、カウンタ回路２２０からのカウ
ント出力に基づいて、第１〜第４のスイッチ回路２１０
〜２１３および第１〜第４のデータ保持回路２１４〜２
１７をそれぞれ選択的に動作させ、アドレス信号の選択
およびデータの保持をサイクリックに行わせる。この動
作の一例における動作波形を図６に示している。

【０００９】例えば、カウンタ回路２２０より所定のカ
ウント値（例えば初期値）信号が出力されると、第１お
よび第２のデコーダ回路２１８および２１９によって、
第１のスイッチ回路２１０および第１のデータ保持回路
２１４が選択され、アドレス入力Ａ０〜Ａ３のデータが
アドレスバスライン２０５を介して第１のデータ保持回
路１４に取り込まれる。次に、クロック信号ＣＬＫがカ
ウンタ回路２２０のクロック入力端子２０８に入力さ
れ、カウンタ回路２２０がカウントすることにより、第
２のスイッチ回路２１１と第２のデータ保持回路２１５
が選択され、アドレス入力Ａ４〜Ａ７のデータがアドレ
スバスライン５を介して転送されて第２のデータ保持回
路２１５に取り込まれる。この時、第１のデータ保持回
路１４は、先に取り込んだアドレス入力Ａ０〜Ａ３のア
ドレスデータを保持している。以後、同様の動作が、ア
ドレス入力Ａ８〜Ａ１１、第３のスイッチ回路２１２お
よび第３のデータ保持回路２１６、並びにアドレス入力
Ａ１２〜Ａ１５、第４のスイッチ回路２１３および第４
のデータ保持回路２１７に対しても行われる。このこと
により、第１〜第４のデータ保持回路２１４〜２１７に
アドレス入力Ａ０〜Ａ１５の信号が保持され、アドレス
バスライン２０５の４本と制御バスライン２０６の２本
の計６本のバスラインで１６個のアドレス信号Ａ０〜Ａ
１５を記憶回路側のアドレス受信部２０２で得ることが
できる。

【００１０】なお、上述においては、第１のスイッチ回
路２１０および第１のデータ保持回路２１４が最初に選
択され、すなわちアドレス入力Ａ０〜Ａ３のアドレスが
最初に転送されるものとして説明したが、第１〜第４の
スイッチ回路２１０〜２１３および第１〜第４のデータ
保持回路２１４〜２１７の選択順序は、第１および第２
のデコーダ回路２１８および２１９によって任意に設定
することができる。また、図５の制御バスライン２０６
はカウンタ回路２２０によって駆動されているが、この
制御バスライン２０６を半導体記憶装置の外部から直接
駆動するようにしてもよい。

【００１１】

【発明が解決しようとする課題】上述したように、集積
回路の微細化と大規模化により集積回路の内部配線数が
増加して、レイアウトに占める配線領域の面積が増大し
ており、特に回路ブロック間の制御系の信号数は膨大と
なる。特開昭６０−１０９０９４号公報に示されるよう
に単純に時分割で信号を転送することにより配線数を減
少させると、伝送のタイミングが固定的に決まってしま
う。このため、時分割による配線数の低減技術は、タイ
ミングがランダムな制御系の信号には採用することがで
きないという問題があった。

【００１２】本発明は、上述した事情に鑑みてなされた
もので、タイミングを拘束されずに少ない配線数および
狭い配線領域にて多くの信号の伝送を行うことを可能と
して、回路ブロック間の制御系の信号の伝送に好適な半
導体集積回路を提供することを目的とする。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体集積回路は、複数の回路ブロッ
クで構成され、回路ブロック間で信号伝送を行う半導体
集積回路において、前記複数の回路ブロックのうちの伝
送信号の送信側の第１の回路ブロックに設けられ、伝送
信号を選択的に切換えて多重化する多重化回路と、前記
複数の回路ブロックのうちの伝送信号の受信側の第２の
回路ブロックに設けられ、前記多重化回路の伝送信号の
選択を制御する符号化回路と、前記第２の回路ブロック
に設けられ、前記多重化回路の伝送信号の選択に対応し
て伝送信号を分離して取り出す分離回路と、を具備す
る。

【００１４】前記多重化回路は、前記伝送信号を一旦保
持する複数のレジスタと、前記符号化回路の出力に応答
して、前記複数のレジスタの出力を選択的に切換えて取
り出すセレクタと、を含んでいてもよい。

【００１５】前記分離回路は、前記符号化回路の出力に
応答して、選択的に伝送信号を取り込んで保持する複数
のレジスタと、を含んでいてもよい。

【００１６】本発明の半導体集積回路においては、信号
を伝送する回路ブロック間における伝送信号を送信する
側に信号を選択的に切り換える多重化回路を設けるとと
もに、伝送信号を受信する側に前記多重化回路の切換え
動作を制御する符号化回路および多重化された信号を選
択的に分離保持する分離回路を設けて、受信側の符号化
回路により送信側の多重化回路を制御して、多重化され
た伝送信号をブロック間で伝送し、受信側の分離回路で
分離する。したがって、回路ブロック間において、制御
信号等を伝送するときの信号数を減少させることがで
き、半導体集積回路の配線領域の面積を小さくすること
ができる。しかも、伝送タイミングを拘束することがな
いので、ランダムなタイミングで信号伝送が発生するよ
うな制御信号の伝送にも適用することができる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。

【００１８】図１は、本発明の第１の実施の形態に係る
半導体集積回路の構成を示している。

【００１９】図１に示す半導体集積回路は、制御信号入
力端子１、多重化回路２、イネーブル端子３、符号化回
路４、分離回路５、制御信号出力端子６、伝送信号線７
および選択信号線８を備えている。制御信号入力端子１
および多重化回路２は、送信側の第１の回路ブロック９
内に設けられ、イネーブル端子３、符号化回路４、分離
回路５および制御信号出力端子６は、受信側の第２の回
路ブロック１０内に設けられている。伝送信号線７およ
び選択信号線８は第１および第２の回路ブロック９およ
び１０の相互間の信号線を形成している。図１の半導体
集積回路は、例えば第１の回路ブロック９から第２の回
路ブロック１０へ制御信号を伝送するものとする。

【００２０】多重化回路２は、制御信号入力端子１に供
給される複数の制御信号を、符号化回路４から与えられ
る選択信号に応動して選択し、元の制御信号よりも少な
い数の信号路に出力する。符号化回路４は、イネーブル
端子３に供給されるイネーブル信号を符号化して、多重
化回路２に供給すべき選択信号を生成する。分離回路５
は、イネーブル信号に応答して多重化回路２から伝送さ
れる信号を分離して制御信号出力端子６に制御信号を得
る。

【００２１】第１の回路ブロック９内で生成される制御
信号を、制御信号入力端子１を介して多重化回路２に入
力する。なお、制御信号は、第１の回路ブロック９の外
部の他の回路ブロック等において生成され、第１の回路
ブロック９の制御信号入力端子１に入力されるようにし
てもよい。多重化回路２の出力を伝送信号線７を介して
第２の回路ブロック１０内の分離回路５に入力する。分
離回路５の出力は、制御信号出力端子６から取り出され
て、第２の回路ブロック１０内で、またはさらに他の回
路ブロックに転送されて用いられる。転送許可を示すイ
ネーブル信号は、第２の回路ブロック１０内で生成さ
れ、イネーブル端子３を介して分離回路５および符号化
回路４に入力される。なお、イネーブル信号を、第２の
回路ブロック１０の外部の他の回路ブロック等において
生成し、第２の回路ブロック１０のイネーブル端子３に
入力するようにしてもよい。符号化回路４の符号化出力
は、第１の回路ブロック９と第２の回路ブロック１０と
の間の選択信号線８を介して第１の回路ブロック９の代
わりの多重化回路２に、選択信号として入力する。

【００２２】次に、図１のように構成した半導体集積回
路における動作を説明する。

【００２３】第１の回路ブロック９において制御信号入
力端子１から供給される制御信号を多重化回路２によっ
て多重化し、第２の回路ブロック１０の分離回路５に伝
送する。このとき、符号化回路４によって、第２の回路
ブロック１０のイネーブル端子３におけるイネーブル信
号を多重化回路２の選択パターンを示す選択信号に符号
化して、第１の回路ブロック９の多重化回路２に供給
し、多重化回路２の選択動作を制御する。また、イネー
ブル端子３におけるイネーブル信号は、第２の回路ブロ
ック１０の分離回路５にも入力され、多重化回路２の選
択動作に関連して分離回路５を制御して、伝送信号線７
を介して受信された多重化伝送信号を分離する。

【００２４】すなわち、信号を伝送する回路ブロック９
と１０との間における伝送信号を送信する側に信号を選
択的に切り換える多重化回路２を設けるとともに、伝送
信号を受信する側に前記多重化回路２を制御する符号化
回路４および多重化された信号を選択的に分離保持する
分離回路５を設けて、受信側の符号化回路４により送信
側の多重化回路２を制御して、多重化された伝送信号を
ブロック間で伝送し、受信側の分離回路５で分離する。

【００２５】このような回路構成を用いれば、半導体集
積回路の回路ブロック間において制御信号等を伝送する
ときの信号線数を減少させることができ、半導体集積回
路の配線領域の面積を小さくすることが可能となる。ま
た、特開昭６０−１０９０９４号公報のように時分割方
式で伝送すると信号伝送のタイミングが固定的に決めら
れてしまうが、図１のような構成では、イネーブル端子
３のイネーブル信号が信号伝送のタイミングを決定する
ので、規則的でないタイミングで発生する制御信号の伝
送にも適用することができる。

【００２６】図２は、本発明の第２の実施の形態に係る
半導体集積回路の構成を示している。

【００２７】図２に示す半導体集積回路は、送信側の第
１の回路ブロック２１および受信側の第２の回路ブロッ
ク２２を具備している。第１および第２の回路ブロック
２１および２２は、第１〜第８のレジスタ３１〜３８、
第１〜第４のイネーブル端子３９〜４２、符号化回路４
３、セレクタ４４、伝送信号線４５、選択信号線４６、
制御信号入力端子４７および制御信号出力端子４８を備
えている。第１〜第４のレジスタ３１〜３４、セレクタ
４４および制御信号入力端子４７は、多重化回路４９を
構成しており、この多重化回路４９は、第１の回路ブロ
ック２１内に設けられている。第５〜第８のレジスタ３
５〜３８および制御信号出力端子４８は、分離回路５０
を構成しており、この分離回路５０と、上述した第１〜
第４のイネーブル端子３９〜４２および符号化回路４３
とは、第２の回路ブロック２２内に設けられている。伝
送信号線４５および選択信号線４６は第１および第２の
回路ブロック２１および２２の相互間の信号線を形成し
ている。図２の半導体集積回路は、例えば第１の回路ブ
ロック２１から第２の回路ブロック２２へ制御信号を伝
送するものとする。

【００２８】第１〜第８のレジスタ３１〜３８は、それ
ぞれ例えば４ビットのレジスタである。第１〜第４のレ
ジスタ３１〜３４には、制御信号入力端子４７から各４
ビットずつの制御信号が入力され、第５〜第８のレジス
タ３５〜３８からは、制御信号出力端子４８へ各４ビッ
トずつの制御信号が出力される。第１〜第４のイネーブ
ル端子３９〜４２には、４ビットのイネーブル信号の各
ビットがそれぞれ入力される。

【００２９】多重化回路４９を構成するセレクタ４４
は、符号化回路４３から選択信号線４６を介して与えら
れる選択信号に応答して、第１〜第４のレジスタ３１〜
３４の各出力のうちのいずれかを選択し、４ビットの伝
送信号として伝送信号線４５に出力する。符号化回路４
３は、第１〜第４のイネーブル端子３９〜４２に供給さ
れる４ビットのイネーブル信号に従って、第１〜第４の
レジスタ３１〜３４のうちのいずれかを選択するための
２ビットの選択信号を生成し、セレクタ４４に供給す
る。セレクタ４４は、選択信号に応答して第１〜第４の
レジスタ３１〜３４のうちのいずれかの１つの出力を選
択して有効（アクティブ）とし、そのレジスタの４ビッ
トの出力を伝送信号として伝送信号線４５に送出する。
分離回路５０を構成する第５〜第８のレジスタ３５〜３
８は、第１〜第４のイネーブル端子３９〜４２に供給さ
れる４ビットのイネーブル信号に基づくいずれか１つの
レジスタが、伝送信号線４５から伝送される信号を取り
込んで更新し、以後次に更新されるまで保持する。した
がって、信号線の本数は、伝送信号線４５が４本、選択
信号線４６が２本で済むことになる。

【００３０】第１の回路ブロック２１の多重回路４９内
の第１〜第４のレジスタ３１〜３４の各４ビットの出力
はセレクタ４４に入力される。セレクタ４４は、第１〜
第４のレジスタ３１〜３４のいずれか１つの４ビット出
力を選択して出力する。セレクタ４４の出力は伝送信号
線４５を介して第２の回路ブロック２２の分離回路５０
内の各４ビットの第５〜第８のレジスタ３５〜３８に入
力される。第２の回路ブロック２２の第１〜第４のイネ
ーブル端子３９〜４２における４ビットのイネーブル信
号は、第５〜第８のレジスタ３５〜３８に入力されると
ともに、符号化回路４３に入力される。符号化回路４３
の出力は選択信号線４６を介して第１の回路ブロック２
１の多重化回路４４に入力される。

【００３１】次に、図２のように構成した半導体集積回
路における動作を図３に示すタイムチャートを参照して
説明する。

【００３２】図３に示すように、第１〜第４のレジスタ
３１〜３４の各４ビットの出力制御信号をそれぞれＤ０
〜Ｄ３とする。これらのうちの、例えば制御信号Ｄ０を
第１の回路ブロック２１から第２の回路ブロック２２へ
伝送するとき、イネーブル端子３９〜４２のイネーブル
信号を‘０１１１’として、第５〜第８のレジスタ３５
〜３８のうちの第５のレジスタ３５のみを（‘０’を与
えることにより）アクティブとする。このとき、ブロッ
ク間の選択信号４６は０（‘００’）となり、セレクタ
４４を制御するので、セレクタ４４は第１のレジスタ３
１の出力Ｄ０を選択し、出力する。したがって、ブロッ
ク間の伝送信号１５は第１のレジスタ３１から出力され
る制御信号Ｄ０となる。この制御信号Ｄ０が第５〜第８
のレジスタ３５〜３８に入力されるが、既に述べたよう
に、イネーブル信号により第５のレジスタ３５のみがア
クティブとなっているため、第５のレジスタ３５に制御
信号Ｄ０を取り込み、第６〜第８のレジスタ３６〜３８
は前値を保持する。

【００３３】以後、同様にして、第２〜第４のレジスタ
３２〜３４の各出力である制御信号Ｄ１〜Ｄ３も、逐
次、イネーブル端子３９〜４２のイネーブル信号のうち
のいずれか１つを‘０’とすることにより、第２〜第４
のレジスタ３６〜３８に取り込む。

【００３４】このような回路構成により、半導体集積回
路の回路ブロック間の制御信号等を伝送における信号線
数を減少させることができ、半導体集積回路の配線領域
の面積を小さくすることが可能となる。図２において
は、制御信号の総数が１６であるのに対し、符号化回路
４３からセレクタ４４への選択信号線４６の信号線数は
２本で済み、伝送信号線４５の信号線数が４本であるの
で、合計６本の信号線により伝送することが可能とな
る。また、この場合もイネーブル端子３９〜４２のイネ
ーブル信号が信号伝送のタイミングを決定するので、規
則的でないタイミングで発生する制御信号の伝送にも適
用することができる。

【００３５】

【発明の効果】以上説明したように、本発明によれば、
タイミングを拘束されずに少ない配線数および狭い配線
領域にて多くの信号の伝送を行うことを可能として、回
路ブロック間の制御系の信号の伝送に好適な半導体集積
回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体集積回
路の構成を示すブロック図である。

【図２】本発明の第２の実施の形態に係る半導体集積回
路の構成を示すブロック図である。

【図３】図２の半導体集積回路の動作を説明するための
タイムチャートである。

【図４】従来の半導体集積回路の一例の構成を示すブロ
ック図である。

【図５】従来の半導体集積回路の他の一例の構成を示す
ブロック図である。

【図６】図５の半導体集積回路の動作を説明するための
タイムチャートである。

【符号の説明】

１ 制御信号入力端子 ２ 多重化回路 ３ イネーブル端子 ４ 符号化回略 ５ 分離回路 ６ 制御信号出力端子 ７ 伝送信号線 ８ 選択信号線 ９ 第１の回路ブロック １０ 第２の回路ブロック ２１ 第１の回路ブロック ２２ 第２の回路ブロック ３１〜３８ レジスタ（４ビット） ３９〜４２ イネーブル端子 ４３ 符号化回路 ４４ セレクタ ４５ 伝送信号線 ４６ 選択信号線 ４７ 制御信号入力端子 ４８ 制御信号出力端子 ４９ 多重化回路 ５０ 分離回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】複数の回路ブロックで構成され、回路ブロ
   ック間で信号伝送を行う半導体集積回路において、 前記複数の回路ブロックのうちの伝送信号の送信側の第
   １の回路ブロックに設けられ、伝送信号を選択的に切換
   えて多重化する多重化回路と、 前記複数の回路ブロックのうちの伝送信号の受信側の第
   ２の回路ブロックに設けられ、前記多重化回路の伝送信
   号の選択を制御する符号化回路と、 前記第２の回路ブロックに設けられ、前記多重化回路の
   伝送信号の選択に対応して伝送信号を分離して取り出す
   分離回路と、を具備することを特徴とする半導体集積回
   路。
2. 【請求項２】前記多重化回路は、 前記伝送信号を一旦保持する複数のレジスタと、 前記符号化回路の出力に応答して、前記複数のレジスタ
   の出力を選択的に切換えて取り出すセレクタと、を含む
   ことを特徴とする請求項１に記載の半導体集積回路。
3. 【請求項３】前記分離回路は、 前記符号化回路の出力に応答して、選択的に伝送信号を
   取り込んで保持する複数のレジスタ、を含むことを特徴
   とする請求項１または２に記載の半導体集積回路。