JP2814543B2 - 信号選択伝送回路とそのタスク処理方法 - Google Patents
信号選択伝送回路とそのタスク処理方法Info
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- JP2814543B2 JP2814543B2 JP10566989A JP10566989A JP2814543B2 JP 2814543 B2 JP2814543 B2 JP 2814543B2 JP 10566989 A JP10566989 A JP 10566989A JP 10566989 A JP10566989 A JP 10566989A JP 2814543 B2 JP2814543 B2 JP 2814543B2
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、プロセッサを備えたシステムの信号選択伝
送回路とそのタスク処理方法に関し、特に、1個の入力
ポートで多数の信号線よりのデジタルデータを受付ける
回路とその処理方法に関する。
送回路とそのタスク処理方法に関し、特に、1個の入力
ポートで多数の信号線よりのデジタルデータを受付ける
回路とその処理方法に関する。
B.発明の概要 本発明は、プロセッサを備えたシステムの信号選択伝
送回路とそのタスク処理方法において、 複数の入力信号線に対応する選択パルスを順次出力す
るシフトレジスタを有する選択回路と、クロック列及び
クロック列の1周期分の同期指令を該シフトレジスタに
送信する出力ポートとを付設することにより、 入力ポートの点数をそれほど必要とせず、周辺回路を
節約でき、基板の小形化を容易にする技術を提供するも
のである。
送回路とそのタスク処理方法において、 複数の入力信号線に対応する選択パルスを順次出力す
るシフトレジスタを有する選択回路と、クロック列及び
クロック列の1周期分の同期指令を該シフトレジスタに
送信する出力ポートとを付設することにより、 入力ポートの点数をそれほど必要とせず、周辺回路を
節約でき、基板の小形化を容易にする技術を提供するも
のである。
C.従来の技術 従来、マイクロコンピュータ等を搭載した回路で外部
よりのデジタルテータを入力する際には、第5図に示す
ような構成が使用されている。即ち、CPU51にアドレス
バス52及びデータバス53を設け、アドレスバス52にアド
レスデコーダ54を接続し、データバス53に複数の外部入
力ポート55を接続して、アドレスデコーダ54で解読され
たアドレスに基づく信号を各外部入力ポート55のチップ
セレクト▲▼に送信する。外部入力ポート55では、
入力信号をそれぞれ所定のアドレスの各ビットに割当て
る。
よりのデジタルテータを入力する際には、第5図に示す
ような構成が使用されている。即ち、CPU51にアドレス
バス52及びデータバス53を設け、アドレスバス52にアド
レスデコーダ54を接続し、データバス53に複数の外部入
力ポート55を接続して、アドレスデコーダ54で解読され
たアドレスに基づく信号を各外部入力ポート55のチップ
セレクト▲▼に送信する。外部入力ポート55では、
入力信号をそれぞれ所定のアドレスの各ビットに割当て
る。
D.発明が解決しようとする課題 しかし、上記の方式で、1個の外部入力ポートに接続
できる信号線はバス及びCPUのビット数に対応する本数
に限定されているので、外部入力全体の信号線が多くな
ると、外部入力ポート用のICの数が必然的に増大し、そ
れらが基板外から伝送される信号の場合には各信号に対
するノイズ除去回路が必要になり、異種電源間の伝送の
場合にはホトカプラ等の絶縁手段が必要になる。その結
果は回路の巨大化を招き、非経済的である。
できる信号線はバス及びCPUのビット数に対応する本数
に限定されているので、外部入力全体の信号線が多くな
ると、外部入力ポート用のICの数が必然的に増大し、そ
れらが基板外から伝送される信号の場合には各信号に対
するノイズ除去回路が必要になり、異種電源間の伝送の
場合にはホトカプラ等の絶縁手段が必要になる。その結
果は回路の巨大化を招き、非経済的である。
本発明は、このような課題に鑑みて創案されたもの
で、入力ポートの点数を多くは必要とせず、周辺回路を
節約でき、基板の小形化が容易で、経済性の良好な信号
選択伝送回路を提供することを目的としている。
で、入力ポートの点数を多くは必要とせず、周辺回路を
節約でき、基板の小形化が容易で、経済性の良好な信号
選択伝送回路を提供することを目的としている。
E.課題を解決するための手段 本発明における上記課題を解決するための手段は、外
部から複数の信号を入力される入力ポートと入力信号を
識別するプロセッサとを備えた信号選択伝送回路におい
て、複数の入力信号線に対応する選択パルスを順次出力
するシフトレジスタを有する選択回路と、クロック列及
びクロック列の1周期分の周期指令を前記シフトレジス
タに送信する出力ポートとを付設された信号選択伝送回
路とするものであり、そのタスク処理方法として、信号
選択伝送回路より検出された信号をプロセッサがメモリ
内で1ビットずつローテートさせることによりアドレス
ビットに対応させ、並列な信号線入力と同様にアクセス
させることを好適とするものである。
部から複数の信号を入力される入力ポートと入力信号を
識別するプロセッサとを備えた信号選択伝送回路におい
て、複数の入力信号線に対応する選択パルスを順次出力
するシフトレジスタを有する選択回路と、クロック列及
びクロック列の1周期分の周期指令を前記シフトレジス
タに送信する出力ポートとを付設された信号選択伝送回
路とするものであり、そのタスク処理方法として、信号
選択伝送回路より検出された信号をプロセッサがメモリ
内で1ビットずつローテートさせることによりアドレス
ビットに対応させ、並列な信号線入力と同様にアクセス
させることを好適とするものである。
F.作用 本発明は、プロセッサ(以下、CPUと呼称する)のデ
ータバスに入力ポート及び出力ポートを接続し、それら
に多数の外部信号を受付ける選択回路を配設する。該選
択回路はシフトレジスタを有し、そのシフトレジスタ
に、前記出力ポートがクロック列とクロック列の1周期
分の同期指令を送信し、複数の入力信号線に対応する選
択パルスを順次出力させ、指令に対応する信号線から順
次デジタルデータが入力ポートへ入力される。このデジ
タルデータは、CPUがメモリ内で1ビットずつローテー
トさせ、アドレスビットに対応する配列にすることによ
り、並列な信号線入力と同様にアクセスさせることが可
能になる。
ータバスに入力ポート及び出力ポートを接続し、それら
に多数の外部信号を受付ける選択回路を配設する。該選
択回路はシフトレジスタを有し、そのシフトレジスタ
に、前記出力ポートがクロック列とクロック列の1周期
分の同期指令を送信し、複数の入力信号線に対応する選
択パルスを順次出力させ、指令に対応する信号線から順
次デジタルデータが入力ポートへ入力される。このデジ
タルデータは、CPUがメモリ内で1ビットずつローテー
トさせ、アドレスビットに対応する配列にすることによ
り、並列な信号線入力と同様にアクセスさせることが可
能になる。
G.実施例 以下、図面を参照して、本発明の実施例を詳細に説明
する。
する。
第1図は、本発明の信号伝送回路の一実施例を示す構
成図である。同図において、1はCPU、2はアドレスバ
ス、3はデータバス、4はアドレスデコーダ、5は入力
ポート、6は出力ポートである。CPU1にはアドレスバス
2とデータバス3とが接続され、そのアドレスバス2に
アドレスデコーダ4が、データバス3に入力ポート5及
び出力ポート6が接続されている。また入力ポート5及
び出力ポート6のチップセレクトcsには、アドレスデコ
ーダ4で解読されたアドレスに基づく指令が入力され
る。
成図である。同図において、1はCPU、2はアドレスバ
ス、3はデータバス、4はアドレスデコーダ、5は入力
ポート、6は出力ポートである。CPU1にはアドレスバス
2とデータバス3とが接続され、そのアドレスバス2に
アドレスデコーダ4が、データバス3に入力ポート5及
び出力ポート6が接続されている。また入力ポート5及
び出力ポート6のチップセレクトcsには、アドレスデコ
ーダ4で解読されたアドレスに基づく指令が入力され
る。
上記の回路では、出力ポート6は信号Aと信号Bを出
力し、入力ポート5は信号Cを入力する。信号Aは本発
明のクロック列であり、信号Bは本発明のクロック列の
1周期分の同期指令である。それらの間には、第2図に
示す選択回路が配設されている。尚、信号Aと信号A′
との間、信号Bと信号B′との間、信号Cと信号C′と
の間は、図示しないノイズ除去回路や絶縁手段等を介し
て結線されているものとする。
力し、入力ポート5は信号Cを入力する。信号Aは本発
明のクロック列であり、信号Bは本発明のクロック列の
1周期分の同期指令である。それらの間には、第2図に
示す選択回路が配設されている。尚、信号Aと信号A′
との間、信号Bと信号B′との間、信号Cと信号C′と
の間は、図示しないノイズ除去回路や絶縁手段等を介し
て結線されているものとする。
デジタルデータの入力信号1〜nは、第2図の選択回
路に入力される。この選択回路にはシフトレジスタ21が
配設されていて、信号Aに基づく信号A′はシフトレジ
スタ21のクロック端子に入力され、信号Bに基づく信号
B′はシフトレジスタ21のデータイン端子に入力され
る。シフトレジスタ21は、それらにより本発明の選択パ
ルスQ1,Q2,…Qnを発し、それぞれ入力信号1〜nとアン
ドさせる。
路に入力される。この選択回路にはシフトレジスタ21が
配設されていて、信号Aに基づく信号A′はシフトレジ
スタ21のクロック端子に入力され、信号Bに基づく信号
B′はシフトレジスタ21のデータイン端子に入力され
る。シフトレジスタ21は、それらにより本発明の選択パ
ルスQ1,Q2,…Qnを発し、それぞれ入力信号1〜nとアン
ドさせる。
第3図は、各信号の関係を示すタイムチャートであ
る。同図において、信号B′の起動により、信号A′の
立上がり毎に、選択パルスQ1,Q2,…Qnが出力されるが、
例えば入力信号4に対応するのはパルスQ2だけなので、
信号A′のタイミング4のとき信号C′が出力され、第
1図に示す入力ポート5に信号Cが入力されて、CPU1に
識別される。即ち本実施例では、タイミング2i(O≦i
≦n)のときに信号iによる信号が信号Cとして入力さ
れる。
る。同図において、信号B′の起動により、信号A′の
立上がり毎に、選択パルスQ1,Q2,…Qnが出力されるが、
例えば入力信号4に対応するのはパルスQ2だけなので、
信号A′のタイミング4のとき信号C′が出力され、第
1図に示す入力ポート5に信号Cが入力されて、CPU1に
識別される。即ち本実施例では、タイミング2i(O≦i
≦n)のときに信号iによる信号が信号Cとして入力さ
れる。
このように、本発明の実施例では、多数の信号線から
の入力に対して、その数だけの入力ポートを必要とせ
ず、出力線2本と入力線1本の3本で信号の入力と識別
が可能で、周辺回路もその3本だけに節約でき、基板全
体も小形化できる。
の入力に対して、その数だけの入力ポートを必要とせ
ず、出力線2本と入力線1本の3本で信号の入力と識別
が可能で、周辺回路もその3本だけに節約でき、基板全
体も小形化できる。
さて、第1図に示す信号伝送回路は3本の信号線で入
力信号1〜nを受付けることができるが、CPU1は、下記
のタスク処理により、それらのデジタルデータを従来と
同様なワードイメージで扱うことができる。
力信号1〜nを受付けることができるが、CPU1は、下記
のタスク処理により、それらのデジタルデータを従来と
同様なワードイメージで扱うことができる。
第4図は、本実施例のタスク処理の一例を示す工程図
である。第4図におけるタスクのソフトは前記第3図の
読込みタイミング1,2…に対応する数kによりフローを
形成されている。
である。第4図におけるタスクのソフトは前記第3図の
読込みタイミング1,2…に対応する数kによりフローを
形成されている。
第1の処理は、前記信号A,B及びCを入出力して外部
データを読取ることで、kが1又は2であれば信号B′
を“H"にし、その後kが偶数であれば信号A′を立上が
らせ、kが奇数であれば信号A′を立下がらせる。そし
て、kが奇数のときに信号Cを読込む。
データを読取ることで、kが1又は2であれば信号B′
を“H"にし、その後kが偶数であれば信号A′を立上が
らせ、kが奇数であれば信号A′を立下がらせる。そし
て、kが奇数のときに信号Cを読込む。
第2の処理は、信号Cにマスクをかけて読み、プロセ
ッサに所属するRAMメモリ(図示せず)のワードイメー
ジαのビットO位置に格納する。
ッサに所属するRAMメモリ(図示せず)のワードイメー
ジαのビットO位置に格納する。
第3の処理は、ワードイメージαのデータを左へロー
テートする。その結果、RAMメモリ内に形成される外部
データのワードイメージαは、前記信号1が最上位ビッ
トに、そして信号2はその右のビットに…と、それぞれ
配列される。
テートする。その結果、RAMメモリ内に形成される外部
データのワードイメージαは、前記信号1が最上位ビッ
トに、そして信号2はその右のビットに…と、それぞれ
配列される。
第4の処理、k=2nのときワードイメージαをワード
イメージβへコピー転送する。
イメージβへコピー転送する。
以上のタスクをタイマもしくは割込み等により定期的
に行うと、他のタスクからワードイメージβを見た場合
に、従来の回路で複数の信号線から並列に入力されてき
た信号と同じに見え、従来と同一のソフトウェアをその
まま使用して処理することができる。
に行うと、他のタスクからワードイメージβを見た場合
に、従来の回路で複数の信号線から並列に入力されてき
た信号と同じに見え、従来と同一のソフトウェアをその
まま使用して処理することができる。
H.発明の効果 以上、説明したとおり、本発明によれば、入力ポート
の点数をそれほど必要とせず、周辺回路を節約でき、基
板の小形化が容易で、経済性の良好な信号選択伝送回路
を提供することができる。
の点数をそれほど必要とせず、周辺回路を節約でき、基
板の小形化が容易で、経済性の良好な信号選択伝送回路
を提供することができる。
第1図は本発明の一実施例の構成図、第2図は該実施例
の選択回路の回路図、第3図は実施例のタイムチャー
ト、第4図は実施例のタスクの工程図、第5図は従来例
の構成図である。 1,51……CPU、2,52……アドレスバス、3,53……データ
バス、4,54……アドレスデコーダ、5,55……入力ポー
ト、6……出力ポート、21……シフトレジスタ。
の選択回路の回路図、第3図は実施例のタイムチャー
ト、第4図は実施例のタスクの工程図、第5図は従来例
の構成図である。 1,51……CPU、2,52……アドレスバス、3,53……データ
バス、4,54……アドレスデコーダ、5,55……入力ポー
ト、6……出力ポート、21……シフトレジスタ。
Claims (2)
- 【請求項1】外部から複数の信号を入力される入力ポー
トと入力信号を識別するプロセッサとを備えた信号選択
伝送回路において、複数の入力信号線に対応する選択パ
ルスを順次出力するシフトレジスタを有する選択回路
と、クロック列及びクロック列の1周期分の周期指令を
前記シフトレジスタに送信する出力ポートとを付設した
ことを特徴とする信号選択伝送回路。 - 【請求項2】プロセッサが請求項(1)に記載の信号選
択伝送回路より検出された信号をメモリ内で1ビットず
つローテートさせることによりアドレスビットに対応さ
せ、並列な信号線入力と同様にアクセスさせることを特
徴とするタスク処理方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10566989A JP2814543B2 (ja) | 1989-04-25 | 1989-04-25 | 信号選択伝送回路とそのタスク処理方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10566989A JP2814543B2 (ja) | 1989-04-25 | 1989-04-25 | 信号選択伝送回路とそのタスク処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02282854A JPH02282854A (ja) | 1990-11-20 |
JP2814543B2 true JP2814543B2 (ja) | 1998-10-22 |
Family
ID=14413850
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10566989A Expired - Fee Related JP2814543B2 (ja) | 1989-04-25 | 1989-04-25 | 信号選択伝送回路とそのタスク処理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2814543B2 (ja) |
-
1989
- 1989-04-25 JP JP10566989A patent/JP2814543B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH02282854A (ja) | 1990-11-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |