JPH02260200A - 複数ビット並列テスト機能を有する半導体記憶装置における複数ビット並列機能テスト方法 - Google Patents
複数ビット並列テスト機能を有する半導体記憶装置における複数ビット並列機能テスト方法Info
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- JPH02260200A JPH02260200A JP1080666A JP8066689A JPH02260200A JP H02260200 A JPH02260200 A JP H02260200A JP 1080666 A JP1080666 A JP 1080666A JP 8066689 A JP8066689 A JP 8066689A JP H02260200 A JPH02260200 A JP H02260200A
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- 238000012360 testing method Methods 0.000 title claims abstract description 87
- 239000004065 semiconductor Substances 0.000 title claims description 24
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- 238000011990 functional testing Methods 0.000 claims 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、複数ビット並列テスト機能すなわち複数ビッ
ト並列書き込み機能及び複数ビット並列検査機能を有す
る半導体記憶袋ｆｉｆｆ（ＤＲＡＭ。
ト並列書き込み機能及び複数ビット並列検査機能を有す
る半導体記憶袋ｆｉｆｆ（ＤＲＡＭ。
ＳＲＡＭ等）における複数ビット並列機能のテスト方法
に関するものである。
に関するものである。
〈従来の技術〉
近年、半導体記憶装置の記憶容量の大容量化によりテス
ト時間が増えてきているが、これまではあまり気にする
必要は無く、複数ビットの並列回路も重要視されず使用
されなかったため複数ビット並列機能のテストも行われ
なか−た。
ト時間が増えてきているが、これまではあまり気にする
必要は無く、複数ビットの並列回路も重要視されず使用
されなかったため複数ビット並列機能のテストも行われ
なか−た。
〈発明が解決しようとする課題〉
しかしながら、記憶容量の大容量化によるテスト時間の
短縮が必要となり複数ビ・ト並列テスト機能が半導体記
憶装置に１チツプ化されると、その複数ビット並列テス
ト機能のテスト方法を新たに開発しなければならない。
短縮が必要となり複数ビ・ト並列テスト機能が半導体記
憶装置に１チツプ化されると、その複数ビット並列テス
ト機能のテスト方法を新たに開発しなければならない。
本発明は、上記に鑑与なされたものであり、複数ビット
並列書き込み機能及び複数ビット並列検査機能を内蔵し
た半導体記憶装置において、内部の複数ビット並列書き
込み回路及び複数ビット並列検査回路のテスト方法の提
供及び上記機能が正常動作するか否かを確認することを
目的とするものである。
並列書き込み機能及び複数ビット並列検査機能を内蔵し
た半導体記憶装置において、内部の複数ビット並列書き
込み回路及び複数ビット並列検査回路のテスト方法の提
供及び上記機能が正常動作するか否かを確認することを
目的とするものである。
く課題を解決するための手段〉
本発明の、複数ビット並列テスト機能を有する半導体記
憶装置における複数ビット並列テスト機能のテスト方法
は、複数ビット並列書き込み機能及び複数ビット並列検
査機能を内蔵した半導体記憶装置において、外部より上
記複数ビット並列書き込み機能及び複数ビット並列検査
機能のオン・オフを制御するための制御手段と、上記複
数ビ・ト並列書き込み機能オフ時に、外部で発生された
データを各ビットの記憶部に入力するためのブタ入力手
段と、上記複数ビット並列検査機能オフ時に、各ビ・ト
の記憶部に記憶されたデータを外部に出力するためのデ
ータ出力手段とを設け、複数ビット並列書き込み機能オ
ン状態でデータ書き込みを行い、複数ビット並列検査機
能オフ状態でデータ読み出しを行うことによ−て、上記
複数ビット並列書き込み機能のテストを行い、複数ビッ
ト並列書き込み機能オフ状態でデータ書き込みを行い、
複数ビット並列検査機能オン状態でデータ読み出しを行
うことによ−て、上記複数ビット並列テスト機能のテス
トを行うようにしたことを特徴とするものである。
憶装置における複数ビット並列テスト機能のテスト方法
は、複数ビット並列書き込み機能及び複数ビット並列検
査機能を内蔵した半導体記憶装置において、外部より上
記複数ビット並列書き込み機能及び複数ビット並列検査
機能のオン・オフを制御するための制御手段と、上記複
数ビ・ト並列書き込み機能オフ時に、外部で発生された
データを各ビットの記憶部に入力するためのブタ入力手
段と、上記複数ビット並列検査機能オフ時に、各ビ・ト
の記憶部に記憶されたデータを外部に出力するためのデ
ータ出力手段とを設け、複数ビット並列書き込み機能オ
ン状態でデータ書き込みを行い、複数ビット並列検査機
能オフ状態でデータ読み出しを行うことによ−て、上記
複数ビット並列書き込み機能のテストを行い、複数ビッ
ト並列書き込み機能オフ状態でデータ書き込みを行い、
複数ビット並列検査機能オン状態でデータ読み出しを行
うことによ−て、上記複数ビット並列テスト機能のテス
トを行うようにしたことを特徴とするものである。
く作 用〉
複数ビット並列書き込み機能のテストにおいては、内部
の複数ビット並列書き込み回路で書き込まれたデータが
、直接外部に出力される。これにより、複数ビット並列
書き込み回路の動作を確認することができる。また、複
数ビ・ト並列検査機能のテストにおいては、外部より入
力されたデータに基づく複数ビット並列検査回路の出力
が、外部に出力される。これにより、複数ビット並列検
査回路の動作を確認することができる。
の複数ビット並列書き込み回路で書き込まれたデータが
、直接外部に出力される。これにより、複数ビット並列
書き込み回路の動作を確認することができる。また、複
数ビ・ト並列検査機能のテストにおいては、外部より入
力されたデータに基づく複数ビット並列検査回路の出力
が、外部に出力される。これにより、複数ビット並列検
査回路の動作を確認することができる。
〈実施例〉
以下、図面を参照して本発明の詳細な説明する。
図は、本発明に係る半導体記憶装置の内部構成口である
。データ記憶部１等と、複数ビット並列書き込み回路２
及び複数ビット並列検査回路３とが同一半導体記憶装置
チノブ内に形成されている。
。データ記憶部１等と、複数ビット並列書き込み回路２
及び複数ビット並列検査回路３とが同一半導体記憶装置
チノブ内に形成されている。
複数ビット並列書き込み回路２ば、複数ビＪト並列テス
ト機能オン時にデータ入力端子４より入力された１つの
データを複数ビット分発生する。複数ビット並列書き込
み回路２で発生された複数のデータはデータ記憶部１に
入力、記憶される。複数ビット並列検査回路３は、複数
ビット並列テスト機能オン時にデータ記憶部１より読み
出された複数ビットのデータの内容に基づいて、記憶デ
ータが同じであるか否かを検出し、その結果（１１１１
１又は’Ｏ”）を示す信号を出力する。５はデータ出力
端子であり、複数ビット並列テスト機能オン時において
は、複数ビット並列検査回路３の出力信号がオアゲート
７を介して該端子より出力され一方、複数ビット並列テ
スト機能オフ時は、データ記憶部１より読み出されたデ
ータがアンドゲート８、オアゲート７を介して該端子よ
り出力される。６は複数ビット並列テスト機能オン・オ
フ制御信号であり、ＣＡＳビフォアＲＡＳ時にＷＥを下
げておくことによって複数ビット並列テスト機能オンの
パルス信号が発生する。このパルス信号により、その後
、ＣＡＳビフォアＲＡＳフレッシュ又ＵＲＡＳオンリー
リフレッシュで複数ピノＩ−並列テスト機能オフの制御
信号が入力されるまで複数ビット並列テスト機能が維持
される。
ト機能オン時にデータ入力端子４より入力された１つの
データを複数ビット分発生する。複数ビット並列書き込
み回路２で発生された複数のデータはデータ記憶部１に
入力、記憶される。複数ビット並列検査回路３は、複数
ビット並列テスト機能オン時にデータ記憶部１より読み
出された複数ビットのデータの内容に基づいて、記憶デ
ータが同じであるか否かを検出し、その結果（１１１１
１又は’Ｏ”）を示す信号を出力する。５はデータ出力
端子であり、複数ビット並列テスト機能オン時において
は、複数ビット並列検査回路３の出力信号がオアゲート
７を介して該端子より出力され一方、複数ビット並列テ
スト機能オフ時は、データ記憶部１より読み出されたデ
ータがアンドゲート８、オアゲート７を介して該端子よ
り出力される。６は複数ビット並列テスト機能オン・オ
フ制御信号であり、ＣＡＳビフォアＲＡＳ時にＷＥを下
げておくことによって複数ビット並列テスト機能オンの
パルス信号が発生する。このパルス信号により、その後
、ＣＡＳビフォアＲＡＳフレッシュ又ＵＲＡＳオンリー
リフレッシュで複数ピノＩ−並列テスト機能オフの制御
信号が入力されるまで複数ビット並列テスト機能が維持
される。
上記半導体記憶装置においては、データ入力端子とデー
タ出力端子とが別個に設けられているが同一の端子又は
端子群を、データ入力と出力の両方に共用する構成のも
のでもよい。
タ出力端子とが別個に設けられているが同一の端子又は
端子群を、データ入力と出力の両方に共用する構成のも
のでもよい。
複数ビット並列書き込み機能のテスト方法は以下の通り
である。
である。
テスト装置と上記半導体記憶装置とを接続し、まず、テ
スト装置よりＣＡＳビフォアＲＡＳリフレッシュ、ＷＥ
（”Ｏ” ）のタイミング信号を１サイクル出力し、
該信号を半導体記憶装置に入力することによって、同装
置を複数ビット並列テスト機能オン状態に設定する。ま
た、半導体記憶装置をデータ書き込みモードに設定する
。その後、テスト装置よりテスト用データを出力し、該
データを半導体記憶装置に入力する。入力データに基づ
いて複数ビット並列書き込み回路で作成された複数のデ
ータはデータ記憶部の各ビットに入力。
スト装置よりＣＡＳビフォアＲＡＳリフレッシュ、ＷＥ
（”Ｏ” ）のタイミング信号を１サイクル出力し、
該信号を半導体記憶装置に入力することによって、同装
置を複数ビット並列テスト機能オン状態に設定する。ま
た、半導体記憶装置をデータ書き込みモードに設定する
。その後、テスト装置よりテスト用データを出力し、該
データを半導体記憶装置に入力する。入力データに基づ
いて複数ビット並列書き込み回路で作成された複数のデ
ータはデータ記憶部の各ビットに入力。
記憶される。その後テスト装置よりＣＡＳビフォアＲＡ
Ｓリフレッシュ又はＲＡ Ｓ Ｋンリーリフレノシュの
タイミング信号を１サイクル出カシ、これによ−て半導
体記憶装置をデータ読み出しモードに設定する。その後
、各ビットのデータの読み出しを行うことによって、テ
スト用データに基づき複数ビット並列書き込み回路で発
生されデータ記、憶部の各ビ・トに入力、記憶された各
ビットのデータがそのまま外部出力され、テスト装置に
入力さね、る。テスト装置は、この値によって複数ビッ
ト並列書き込み回路が正常に機能しているか否かを確認
する。これによ−て、複数ビット並列書き込み機能のテ
ストが行われる。
Ｓリフレッシュ又はＲＡ Ｓ Ｋンリーリフレノシュの
タイミング信号を１サイクル出カシ、これによ−て半導
体記憶装置をデータ読み出しモードに設定する。その後
、各ビットのデータの読み出しを行うことによって、テ
スト用データに基づき複数ビット並列書き込み回路で発
生されデータ記、憶部の各ビ・トに入力、記憶された各
ビットのデータがそのまま外部出力され、テスト装置に
入力さね、る。テスト装置は、この値によって複数ビッ
ト並列書き込み回路が正常に機能しているか否かを確認
する。これによ−て、複数ビット並列書き込み機能のテ
ストが行われる。
次に、複数ビット並列検査機能のテスト方法について説
明する。
明する。
まず、テスト装置よりＣＡＳビフォアＲＡＳす７Ｌ／リ
シユ又ｉＲＡ Ｓオンリーリフレッシュのタイミング信
号を１サイクル出力し、これによって半導体記憶装置を
複数ビ・ト並列テスト機能オフ状態に設定する。また、
半導体記憶装置をデータ書き込みモードに設定する。そ
の後、テスト装置よりテスト用データを出力し、データ
入力端子を介して半導体記憶装置に入力する。入力され
たテスト用データは、データ記憶部の各ビットに記憶さ
れる。その後、テスト装置よりＣＡＳビフォアＲＡＳリ
フレッシュ、 ＷＥ （”０” ）のタイミング信号を
１サイクル出力し、該信号を半導体記憶装置に入力する
ことによって、同装置を複数ビット並列テスト機能オン
状態に設定する。また、半導体記憶装置をデータ読み出
（モードに設定する。
シユ又ｉＲＡ Ｓオンリーリフレッシュのタイミング信
号を１サイクル出力し、これによって半導体記憶装置を
複数ビ・ト並列テスト機能オフ状態に設定する。また、
半導体記憶装置をデータ書き込みモードに設定する。そ
の後、テスト装置よりテスト用データを出力し、データ
入力端子を介して半導体記憶装置に入力する。入力され
たテスト用データは、データ記憶部の各ビットに記憶さ
れる。その後、テスト装置よりＣＡＳビフォアＲＡＳリ
フレッシュ、 ＷＥ （”０” ）のタイミング信号を
１サイクル出力し、該信号を半導体記憶装置に入力する
ことによって、同装置を複数ビット並列テスト機能オン
状態に設定する。また、半導体記憶装置をデータ読み出
（モードに設定する。
その後、読み出しを行うことによ−て、テスト装置より
出力されたテスト用データに基づく複数ビット並列検査
回路の出力信号が半導体記憶装置より外部出力され、テ
スト装置に入力される。テスト装置は、この値によって
複数ビット並列検査回路が正常に機能しているか否かを
確認する。これによって、複数ビット並列検査機能のテ
ストが行われる。
出力されたテスト用データに基づく複数ビット並列検査
回路の出力信号が半導体記憶装置より外部出力され、テ
スト装置に入力される。テスト装置は、この値によって
複数ビット並列検査回路が正常に機能しているか否かを
確認する。これによって、複数ビット並列検査機能のテ
ストが行われる。
〈発明の効果〉
以上のように、本発明によれば、複数ビットの並列テス
ト機能を内蔵した半導体記憶装置において、容易に画数
ビットの並列機能のテストを行うことができるものであ
る。
ト機能を内蔵した半導体記憶装置において、容易に画数
ビットの並列機能のテストを行うことができるものであ
る。
図は本発明に係る半導体記憶装置の内部構成図である。
符号の説明
１：データ記憶部、 ２：複数ビット並列書き込み回路
、 ３：複数ビット並列検査回路、４：データ入力装
置、 ５：データ出力端子、６：複数ビット並列テスト
機能オン・オフ制御信号、 ７：オアゲート、 ８：ア
ンドゲート。
、 ３：複数ビット並列検査回路、４：データ入力装
置、 ５：データ出力端子、６：複数ビット並列テスト
機能オン・オフ制御信号、 ７：オアゲート、 ８：ア
ンドゲート。
Claims (1)
- １、複数ビット並列書き込み機能及び複数ビット並列検
査機能を内蔵した半導体記憶装置において、外部より上
記複数ビット並列書き込み機能及び複数ビット並列検査
機能のオン・オフを制御するための制御手段と、上記複
数ビット並列書き込み機能オフ時に、外部で発生された
データを各ビットの記憶部に入力するためのデータ入力
手段と、上記複数ビット並列検査機能オフ時に、各ビッ
トの記憶部に記憶されたデータを外部に出力するための
データ出力手段とを設け複数ビット並列書き込み機能オ
ン状態でデータ書き込みを行い、複数ビット並列検査機
能オフ状態でデータ読み出しを行うことによって、上記
複数ビット並列書き込み機能のテストを行い複数ビット
並列書き込み機能オフ状態でデータ書き込みを行い、複
数ビット並列検査機能オン状態でデータ読み出しを行う
ことによって、上記複数ビット並列検査機能のテストを
行うようにしたことを特徴とする、複数ビット並列テス
ト機能を有する半導体記憶装置における複数ビット並列
機能テスト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1080666A JPH02260200A (ja) | 1989-03-30 | 1989-03-30 | 複数ビット並列テスト機能を有する半導体記憶装置における複数ビット並列機能テスト方法 |
| US07/500,601 US5202888A (en) | 1989-03-30 | 1990-03-28 | Semiconductor memory device having a multibit parallel test function and a method of testing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1080666A JPH02260200A (ja) | 1989-03-30 | 1989-03-30 | 複数ビット並列テスト機能を有する半導体記憶装置における複数ビット並列機能テスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02260200A true JPH02260200A (ja) | 1990-10-22 |
Family
ID=13724688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1080666A Pending JPH02260200A (ja) | 1989-03-30 | 1989-03-30 | 複数ビット並列テスト機能を有する半導体記憶装置における複数ビット並列機能テスト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5202888A (ja) |
| JP (1) | JPH02260200A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5850509A (en) * | 1991-11-13 | 1998-12-15 | Intel Corporation | Circuitry for propagating test mode signals associated with a memory array |
| KR0172347B1 (ko) * | 1995-12-23 | 1999-03-30 | 김광호 | 반도체 메모리장치의 병렬테스트 회로 |
| US5995731A (en) * | 1997-12-29 | 1999-11-30 | Motorola, Inc. | Multiple BIST controllers for testing multiple embedded memory arrays |
| TW444127B (en) * | 1999-08-20 | 2001-07-01 | Taiwan Semiconductor Mfg | Comparing circuit, testing circuit and testing method for the parallel test of DRAM devices |
| DE10124735C1 (de) * | 2001-05-21 | 2002-11-14 | Infineon Technologies Ag | Verfahren zum Testen von Halbleiter-Chips |
| DE102016203270B3 (de) * | 2016-02-29 | 2017-08-10 | Infineon Technologies Ag | Mikrocontroller und Verfahren zum Testen eines Mikrocontrollers |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292300A (ja) * | 1985-06-18 | 1986-12-23 | Toshiba Corp | オンチツプメモリテスト容易化回路 |
| JPS621198A (ja) * | 1985-06-26 | 1987-01-07 | Hitachi Ltd | 半導体メモリ及びそのテスト方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1047437B (it) * | 1975-10-08 | 1980-09-10 | Cselt Centro Studi Lab Telecom | Procedimento e dispositivo per il controllo in linea di memorie logiche sequenziali operanti a divisione di tempo |
| US4481627A (en) * | 1981-10-30 | 1984-11-06 | Honeywell Information Systems Inc. | Embedded memory testing method and apparatus |
| JPS59195755A (ja) * | 1983-04-20 | 1984-11-06 | Casio Comput Co Ltd | 小型電子機器 |
| NL8502476A (nl) * | 1985-09-11 | 1987-04-01 | Philips Nv | Werkwijze voor het testen van dragers met meerdere digitaal-werkende geintegreerde schakelingen, drager voorzien van zulke schakelingen, geintegreerde schakeling geschikt voor het aanbrengen op zo'n drager, en testinrichting voor het testen van zulke dragers. |
| US4742293A (en) * | 1987-04-06 | 1988-05-03 | Hughes Aircraft Company | Pseudo-memory circuit for testing for stuck open faults |
| JPH081760B2 (ja) * | 1987-11-17 | 1996-01-10 | 三菱電機株式会社 | 半導体記憶装置 |
-
1989
- 1989-03-30 JP JP1080666A patent/JPH02260200A/ja active Pending
-
1990
- 1990-03-28 US US07/500,601 patent/US5202888A/en not_active Expired - Fee Related
Patent Citations (2)
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|---|---|---|---|---|
| JPS61292300A (ja) * | 1985-06-18 | 1986-12-23 | Toshiba Corp | オンチツプメモリテスト容易化回路 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5202888A (en) | 1993-04-13 |
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