JP2873297B2 - 集積回路搭載担体のテスト方法、該集積回路搭載担体、該担体に搭載する集積回路及び該担体テスト用のテスト装置 - Google Patents

Description

【発明の詳細な説明】 発明の背景 本発明は複数の相互接続した集積回路を搭載している
担体をテストする方法に関するものである。 斯様な担体には例えばプリント配線が施されるが（プ
リント回路板）、本発明はこのようなプリント配線によ
る相互接続技法に限定されるものではない。集積回路が
複雑化するにつれて、信頼できるテスト方法の需要が高
まっている。その理由は、通常早い生産段階での生品の
排除は後に生産段階での生品の排除よりも実質上生産コ
ストが遥かに廉価となるからである。集積回路は斯様な
担体に取付ける前に徹底的にテストすることができるた
め、このような集積回路に非検出不良が生ずる惧れはご
くまれてある。しかし、担体はそれに搭載した集積回路
と一緒に構造上のテストをするのが有効であることを確
かめた。その理由は、集積回路が担体へと取付け中に破
損したり、また最後接続機能が不良となったりすること
があるからである。構造上のテストは、所定の接続が成
されて、それらが作動するか、否か、例えば２つの接続
が短絡していないか、どうかをチェックする。このテス
トでは機能的な面は全くテストされない。この機能的な
面とは、例えば回路の高周波特性や、部品のファン・イ
ン／ファン・アウト等に関するものである。 従来の技術 例えば米国特許第3,761,695号明細書に記載されてい
るように、種々の集積回路を連続的にテストするような
「走査テスト」原理により組合せ集積回路をテストする
ことは既知である。この走査テスト原理によれば、集積
回路に存在する多数の双安定素子を入力状態及び出力状
態にてシフトレジスタに接続して、テスト及び結果パタ
ーンをシフトレジスタに連続的に入力させ、且つ、その
シフトレジスタから出力させることができる。実行状態
では、これらの双安定素子は集積回路を正規に作動させ
るようにして用いられる。前記米国特許に記載されてい
る原理は、後に第１図につき説明する「蛇行」概念にま
で広げることができる。この概念の有用性を損ねている
欠点についても後に説明する。 発明の目的 本発明の目的は多数の追加の接続ピンを使用する必要
がなく、又必要なテストだけを行なえるようにする簡単
な編成を可能として、前記走査テスト原理の有用性を集
積回路間の相互接続機能をテストすることにまで拡張さ
せることにある。 発明の概要 本発明は、複数の相互接続した集積回路を搭載してい
る担体をテストする方法であって、当該方法が： 前記集積回路にテストビット列入力端子及び結果ビッ
ト列出力端子を設ける工程と； 前記入力端子及び出力端子を、少なくとも１本のクロ
ックライン及び少なくとも１本のデータラインを含み、
テスト装置に接続される直列バスによって相互接続する
工程と； 前記バスを介してテストビット列を受信するテスト入
力状態に前記集積回路のうちの少なくとも１個の第１集
積回路を選択する工程と； 前記第１集積回路と、前記複数の集積回路の内の少な
くとも１個の第２集積回路との間の相互接続機能を起動
させながら前記第１集積回路及び第２集積回路を実行状
態にセットすると共に前記テストビット列に基づいて結
果パターンを形成する工程と； 少なくとも１個の前記第２集積回路を、前記バスを介
して結果ビット列を出力するテスト出力状態に選択する
工程と； 相互接続機能付きの前記相互接続した複数の集積回路
の良／不良動作について前記担体を診断する工程と； を具えていることを特徴とする集積回路搭載担体テスト
方法にある。 直列バスは通信伝達手段として好適であることを確か
めた。テストバスは他のデータラインとは分離させて、
設計の融通性を高めることができる。なお、直列バスと
は、データ経路の幅が基本データユニットよりもかなり
小さいバスを意味するものとする。通信すべきデータの
ワード長が例えば16ビットの場合には、バス幅はせいぜ
い８ビット程度とする。通常バス幅は４ビット以下、好
ましくは１又は２ビットのデータ幅に制限する。バス幅
を小さくすることは、必要な接続線の数が少なくて済む
から有利であることは明らかである。さらに、データ経
路の幅が小さい場合には、バス構成の不完全性により導
入される誤り数が少なくなる。本発明による解決策は特
に、多数の集積回路が直列制御バス接続を含む場合に好
適である。通常斯様な制御バスは僅か１本のデータライ
ンを含んでいるだけである。このような制御バスの好適
な実現方法については欧州特許第51,332号明細書及びこ
れに対応する特願昭56−173169号（特開昭57−10626
号）に記載されている。このバス概念はI²Cバスとして
一般に知られつつある。しかし、本発明はこの特定なバ
ス概念の使用に限定されるものではない。例えば２つの
同期ラインを設けることができる。 複数の集積回路は適当なテスト制御用接続ラインにお
ける制御信号によってテスト状態にセットすることがで
きる。多くの集積回路は斯様な接続ラインを予じめ具え
ている。テスト状態とは集積回路が入力状態並びに出力
状態にあることを意味するものとする。実行状態とは
「非テスト」状態のことである。担体上の集積回路はす
べて一緒にテスト状態にセットすることができる。つい
で特定の集積回路をアドレス指定することによってその
集積回路にテストパターンを供給する。ついで種々の集
積回路にテストパターンを入／出力させるために、これ
らの集積回路をアドレスすることができる。複数の集積
回路の内の選択した集積回路だけをテスト状態に同時に
セットさせることもできることは明らかであり、これは
例えば配線（ハードウェア）によって実現される同じア
ドレスを有する幾つもの集積回路がある場合に有利であ
る。また、アドレスは例えば初期段階の期間中にプログ
ラムに従ってセットすることもできる。 相互接続機能についての説明 ２つ（又はそれ以上）の集積回路間の相互接続機能と
は、つぎに列記するような要素又はその一部の良／不良
構造を暗に意味するものとする。 a.担体上に設けた導体パターン（断線及び／又は短絡に
ついてテストする）； b.導体と集積モジュールの接続ピンとの間の接続； c.上記接続ピンと集積回路の基板上に設けたボンディン
グ・パッドとの間の例えばボンディングワイヤによる接
続； d.ボンディング・パッドとテスト／結果パターンの関連
ビット用の入／出力端子との間に設ける任意のバッファ
素子； e.斯くして接続され、少なくともディジタル的に作動す
る集積回路間に配置することのある他の任意の素子。こ
れらの素子は、例えば相互接続部を接地する成端抵抗の
ような受動素子とすることができる。これは例えばラッ
チ回路又はインバータの如き通常のTTLモジュールのよ
うな本来テストすることのできない集積回路とすること
もできる。 少なくとも２つの集積回路に各テストパターンを供給
することによって、これらのテストパターン間の相互作
用を当面の相互接続機能のテストとして確定付けること
ができる。同様に、各集積回路からの結果パターン間の
相関をとることによって相互接続機能についての情報を
得ることができる。 単一集積回路の内部機能をテストするためには、先ず
この集積回路をテスト用に選択するために前記バスを介
して選択パターンを供給し、その後この単一集積回路に
関連するテストパターンをバスを介して伝達して、この
集積回路のテストを行なった後に、このテストにより形
成された結果パターンを評価のために再び前記バスに伝
達ようにするのが好適である。従って、相互接続機能に
ついてテストするために加えた素子を用いて、集積回路
の内部機能についてのテストも簡単に開始させることも
できる。このような内部テストに関しての興味ある例は
米国特許第4,435,806号明細書に記載されている。単一
テストパターンを用いて集積回路の全体的な内部テスト
を実施することができる。それ以外に、テストワード
（パターン）をバスを介して供給せずに、受信した外部
情報を直接か、又はディジタル的に広げることによって
集積回路そのもので形成することもできる。結果パター
ンは集積回路そのものにて評価したり、又は外部テスト
装置に適用するためにディジタル的にコンパクト化する
ことによって用立てることもできる。このようにすれ
ば、直列バスを介して通信する情報が少なくて済む。し
かし、斯かる後者の方法は融通性が多少劣り、集積回路
に追加の機構を設ける必要がある。 本発明は上述したような、集積回路を記載しており、
前述したテスト方法を実施するための対象物として好適
な担体にも関するものである。上記集積回路には適当に
構成した接続セルを設けるのが好適であり、これらのセ
ルには直列バスから順次データを格納させたり、又はこ
れらのセルに格納したデータ内容をバスに順次転送した
りすることができ、しかも上記セルは相互接続機能をテ
ストするための相互接続回路網に接続することができ
る。関連する集積回路を専らデータ源として作用する必
要のある相互接続に対しては、直列−入力／並列−出力
機能を有している出力バッファ段だけをテスト用に設け
る必要がある。関連する集積回路をデータ行先としての
み作用させる必要のある相互接続に対しては、並列−入
力／直列−出力機能を有している入力バッファ段だけを
テスト用に設ける必要がある。関連する相互接続は集積
回路の通常の使用中も作動させるため、集積回路の内部
に対しては並列接続となっている。 相互接続回路網への集積回路の双方向接続をテストす
る必要のある場合には、これに関連する接続バッファ段
がそれに関連する接続ピン並びに集積回路の内部に直列
モードの入力端子と直列モードの出力端子を具えるよう
にする。本発明は斯種の集積回路にも関するものであ
る。本発明は前述した方法によって前記担体をテストす
るための装置にも関するものであり、各々が直列バスに
接続される複数個の集積回路を搭載している担体をテス
トするためのテスト装置において、当該前記テスト装置
が、 −前記直列バスに接続するための接続手段と； −前記複数の集積回路のうちの、テスト状態用の前記直
列バス以外のデータ接続ラインによって相互接続される
少なくとも２個の集積回路を選択するための選択手段
と； −前記少なくとも２個の集積回路のうちの少なくとも一
方の第１集積回路に、この第１集積回路の入力状態にて
前記直列バスを介してテストパターンを逐次供給するた
めのテストパターン発生手段と； −前記少なくとも２個の集積回路のうちの少なくとも他
方の第２集積回路にて前記テストパターンに基づいて得
られる結果パターンを形成することにより、前記少なく
とも２個の集積回路間における相互接続機能をテストす
るために、前記少なくとも２個の集積回路を一時的に実
行状態に起動するための起動手段と； −再テスト状態にて、前記少なくとも２個の集積回路の
うちの前記少なくとも第２集積回路から前記結果パター
ンを前記直列バスを介して受信するための受信手段と； −前記相互接続機能の良／不良動作を診断するために前
記受信した結果パターンを評価するための評価手段と； を具えていることを特徴とする。 以下図面につき本発明を説明する。 先ず、「蛇行」（serpentine）概念によるテスト方法
の実現及びこれにより遭遇され得る問題点につき説明
し、つぎにI²Cバスにつき簡単に説明し、その後に本発
明によるテスト方法、回路担体、集積回路及びテスト装
置につき説明する。 「蛇行」概念についての説明 第１図は集積回路22−−32を搭載した担体20に対して
行う「蛇行」概念に基づくテスト方法の実行方法を示す
線図である。「蛇行」概念とはテストパターン用の入力
ライン34を回路22に接続するようにして各集積回路を一
続きで接続することを意味する。集積回路22は結果パタ
ーン用の出力ラインを有しており、この出力ラインは集
積回路24に対するテストパターン用の入力ラインとして
も作用する。集積回路24の出力ラインは集積回路26用の
入力ラインとして作用する。この集積回路26の出力ライ
ンは回路28用の入力ラインとして作用し、回路28の出力
ラインは回路30用の入力ラインとして作用し、回路30の
出力ラインは回路32用の入力ラインとして作用する。回
路32の出力ラインは担体20用の結果パターンに対する出
力ライン36に接続する。各集積回路の他の接続ライン
（矢印にて示してある）も有しており、これらの接続ラ
インは種々の集積回路間及びこれらの集積回路と周辺回
路との間の相互接続ラインとして作用する。特定の相互
接続パターンは集積回路担体の機能によって決定される
が、これらの接続パターンは本発明には関係がないた
め、それについては詳述しないものとする。回路は、例
えば多極コネクタとして構成される周辺回路への接続端
子40も具えている。説明の簡略化のために斯かるコネク
タについての説明は省略する。テストパターンは直列的
に入力させることができ、かつ結果パターンはテストす
べき集積回路の一部分を一時的に実行状態にセットさせ
た後に直列的に出力させることができる。斯くして各集
積回路をテストすることができ、これと同じことは各相
互接続機能についても云えることである。集積回路当り
の付加的な接続ピン数は制限される。即ち直列入力端
子、直列出力端子、場合によってはシフトパルス受信用
のクロック入力端子及び制御入力端子に制限される。制
御入力を例えば接続ライン38によって供給して、二価信
号により集積回路を実行状態及び入／出力状態にそれぞ
れ設定することができる。集積回路を直列接続するため
に、通常テスト／結果パターンはそれらの行先地に到達
するまでに幾つもの集積回路を通らざるを得ない。複数
のテスト／結果パターンを同時に用いる場合には、これ
らを正しく入力させて正しく評価するために、これらの
パターンを斯様に形成される蛇行接続ラインに沿って正
確に離間させる必要がある。従ってテスト処理が長び
き、しかもその処理テスト装置によって絶えず監視する
必要があるため、テスト装置はテストパターンの呈示及
び先に受信した結果パターンの評価のためにその装置の
処理能力を交互に使用することができない。さらに、す
べての集積回路には３つの追加の接続ピンを設ける必要
がある。利用できる接続ピンの最適数を少なくすること
は長年にわたる問題点である。これがため、さらに良好
な解決策につき以下説明する。図示の概念では、蛇行接
続ラインが担体上の空所から一部を占めるため、担体を
大きくするか、又は収納させることのできる集積回路の
個数を減らさなければならないと言う欠点もある。 上述した蛇行概念によるテスト方法の他の欠点は、１
つの集積回路が不良である場合に、テスト及び／又は結
果パターンが直接転送によって損なわれると、他の集積
回路をテストできないことが屡々あると言うことにあ
る。さらに集積回路をすべて相互同期をとって作動させ
る必要があり、しかもすべての集積回路には関連するテ
スト機構を持たせる必要がある。従って斯かる概念の有
用性は実質上かなり低い。 I²Cバス概念についての説明 第２図はI²Cバスの配線図を示す。この図はクロック
ワイヤ120（SCL）及びデータワイヤ122（SDA）への２つ
の局の結線を示している。２つの局132及び134は信号受
信機140,142;144,146を具えており、これらの受信機
は、例えば入力インピーダンスが十分に高い増幅器とす
る。各局は、例えばMOSトランジスタとして構成される
トランジスタ148,150;152,154も具えている。これらの
トランジスタの１つがターン・オンすると、これに関連
するライン（120又は122）が低電位となる。各ラインに
は抵抗128及び130もそれぞれ接続する。端子124,126は
高電圧（VDD）に接続する必要がある。トランジスタ148
及び152の双方がターン・オフされると、ライン122の電
位はVDDにほぼ等しくなる。抵抗128,130の抵抗値は、ト
ランジスタの導通状態における固有抵抗値に較べて大き
く、しかもこれらの抵抗に接続した並列接続の信号受信
機の固有抵抗値に較べて小さくする。電位VDDを「論理
値１」とすれば、各ライン120,122はそれにて受信され
る論理信号に対して「AND」機能をする。局132,134はユ
ニット136,138も具えており、これらのユニットは各局
にて実行すべき他の機能を果たす。ユニットは特に、二
線式ラインに対するデータ源及びデータ行先地を成し、
これらユニットからの出力信号はトランジスタ148,150,
152,154の導通性を制御する。 本発明の場合には、テストすべき集積回路を第２図に
示した局の１つとして作用させるようにする。テストを
行う場合、局はスレーブ機能をするだけでよいため、テ
スト装置がテスト／結果パターンを入／出力するように
する。この場合には斯様な局にクロック発生器を設ける
必要はない。局は他の理由のためにマスタ局として作用
させる必要もある。通常I²Cバス（又は直列バス）は他
の目的のために予じめ設けられているため、この場合に
は追加の接続ラインを設ける必要がない。また、I²Cバ
スそのものには僅か２つの接続ピンを必要とするだけで
ある。 第3a,3b,3c図は２つの局（この一方はテスト装置とす
ることができる）間でのデータ転送の時間線図を示す。
第3a図の上側ライン（SCL）はクロック信号を示す。こ
のクロック信号の「低」レベルは「論理値０」を意味
し、「高」レベルは「論理値１」を意味する。第3a図の
下側のライン（SDA）は一連のデータビットを示す。デ
ータ信号はライン156と158によって示される瞬時の間に
て変化し得る。ライン158と159によって示される瞬時の
間（従ってクロック信号の縁部間）ではデータ信号を不
変とする必要がある。０ボルトから＋12ボルトまでの物
理的な電圧ステップに対して、レベル「論理値低」は例
えば「物理的に＋0.5ボルト以下」と規定し、「論理値
高」は例えば「物理的に少なくとも＋10ボルト」として
規定する。＋0.5と10ボルトとの間の範囲内では各局が
一様に反応するとは限らない。従って傾斜部分は「未確
定」の電圧範囲を示す。ライン120（SCL）における信号
はデータ転送の「マスタ」局によって形成される。非マ
スタ局は、これらがデータ転送に関係するか、否かに関
係なく、常にライン120に論理値「１」信号を発生す
る。第3a図のライン120（SCL）の信号は周期的な特性を
有している。ライン122（SDA）の信号は送信局によって
形成される。２つの平行なラインは、データ内容が常に
「０」並びに「１」となり得ることを示している。非送
信局は、これらがデータ転送に関係するか、否かに無関
係に常にライン122に論理値「１」信号を発生する。図
示のバスが概念によれば、１つのマスタ局が１個以上の
スレーブ局にデータを転送でき、かつ１つのスレーブ局
は１つのマスタ局にデータを伝送することができる。 第3b図は２つの局間でデータ転送の開始及び停止に関
連する時間線図を示す。最初はすべての局がクロックワ
イヤ及びデータワイヤに高信号を発生する。データ転送
は、或る局がデータワイヤに「高」から「低」への信号
転換部を発生し、クロックワイヤの信号が高信号のまま
である場合に開始し、従ってこの当該局はそれ自体が新
規のマスタ局となる。この信号パターンは新規のデータ
転送期間中にはあり得ない（第3a図）。従って、他のす
べての局はバスに新規なマスタ（ブロック160）がある
ことを検出する。従って、このマスタはクロックワイヤ
に信号転換部を発生するため、第１データビットをデー
タワイヤに発生させることができ、このビット値は
「０」並びに「１」（164）とすることができる。従っ
て、データ転送は常に送信局をマスタ局として開始させ
る。このマスタ局は全通信処理を通じてマスタ局のまま
とすることができる。他方、マスタ局は通信処理の途中
で他の局をスレーブ局としてアドレスし、ついで例えば
送信操作を開始するために斯かるスレーブ局に命令信号
を与えるようにすることもできる。スレーブ局によるデ
ータの伝送中、元の局は「マスタ」局のままであり、こ
のことからしてこの場合スレーブ局は予定した長さのメ
ッセージを伝送することになる。データ転送を終了させ
るには、先ずスレーブ局によるデータ伝送を終了させ、
このスレーブ局によりクロックワイヤ及びデータワイヤ
に高信号を出力させる。ついでマスタ局によるデータ伝
送を停止信号によって終了させ、先ずはクロックワイヤ
の電位を低電位とし、データワイヤの電位も低くする。
つぎに先ずクロックワイヤの電位を高くする。最後に
（ブロック162）がデータワイヤの電位を高くする。こ
のデータワイヤの信号パターンも正規にデータ転送期間
中にあり得ない。斯くして、当面のマスタ局がバスライ
ンを再び釈放するため、つぎの局が次期「マスタ」局と
なり得る。クロック信号の周期的特性（第3a図）は、開
始状態（ブロック160）と停止状態（ブロック162）との
間で常に維持される。開始及び停止状態そのものは簡単
に検出することができ、局が割込み機構か、又はブロッ
ク160及び／又は162内の信号転換部を検出するために１
クロックパルス周期当り少なくとも２度データワイヤの
電位を問合せする状態とするか、或いは各状態を絶えず
検出するようにして、信号伝送を直ちに拝受するように
する。 第3c図は双方向データ転送を示す線図であり、先ず開
始条件STAをマスタ局によって発生させる。ついで７ビ
ットのスレーブ局アドレスを形成する。本例は読取アク
セスに関連するものである。第８ビットは を示し、本例ではこの第８ビットの値は０とする。第９
ビットは肯定応答ビットである。ポインタ情報又はデー
タバイトはつぎの８ビット（データ／ポイント）によっ
て転送することができ、これは例えばメモリアドレス、
制御バイト又は完全な、或いは部分的なテストパターン
のようなものとすることもできる。この後者のデータの
後には肯定応答ビット（Ａ）を再び追従させる。ついで
場合によっては予定した待機期間後に書込から読取への
転換（マスタ局から見て）が行われる。これは新規の開
始状態 の形成によって実現される。これに肯定応答ビット及び
１個以上（ｎ個）のデータバイト（DAT）が追従し、こ
れらの各データバイトはその各肯定応答ビット（本例の
場合にはｎ＝１）を伴い、最後に停止条件（STO）が追
従する。高レベルでは、マスタ局（＝テスト装置）が情
報（テストパターン）を２個以上の異なるスレーブ局に
書込み、ついで情報（＝結果パターン）を２つ以上の
（同じか、又は他の）スレーブ局から読取るように構成
することができる。 後に詳述するように、I²Cバスの概念は、そのバスに
接続した集積回路の相互接続及び／又は周辺機能につい
てテストするのに有利に用いることができる。多くの集
積回路にとっては、制御データを選択的に入力された
り、出力させたりするのに好適なI²Cバスが予じめ設け
られている。さらに、集積回路への関連する接続端子は
テスト／結果パターンを伝達するために担体に集積回路
を搭載する前にも使用することができる。 直列バスを使用する非制限的な利点 前述したバス概念及び少なくとも或る程度の直列バス
概念は、担体に搭載した集積回路のテスト原理を適切に
履行させることができることを確かめた。相互接続機能
をテストし得るようにするためには、通常集積回路の内
部論理構成を知っておく必要はない。また、斯様な相互
接続機能のテストは直接物理的な方法で外部的に行なう
必要はなく、その固定の接続ラインを担体の縁部コネク
タに接続したり、テストヘッドを任意の各相互接続構成
に適えるべく他の物理的形状としたりする必要もない。
さらに、テスト用に特別に設ける接続ピンは他のデータ
及び／又は制御接続ピンとは分離させることができる。
さらにまた、テストパターン及び／又は結果パターンを
種々の集積回路に伝達するのに複雑な多重構成が不要で
ある。 集積回路を搭載した担体の例についての説明 第４図は本発明による集積回路を搭載した担体の一例
を示したものであり、この担体（50）は周辺回路への接
続ライン、即ち入力端子（本例ではこれらの入力端子の
内の１個（94）だけを示す）と、出力端子（これも本例
では１個（92）のみを示す）とを具えている。これらの
接続ラインはデータ信号、制御信号及び他のディジタル
信号を移送することができる。第４図にはI²Cバスの２
つの接続ライン、即ちデータ信号用の接続ライン（98）
及びクロック信号用の接続ライン（96）も示してある。
データ接続ラインは双方向性のものとするが、当該担体
が専らスレーブ局として作用する集積回路しか具えてお
らず、従って同期信号を他のいずれかから取出せる場合
にだけクロック接続ラインは双方向性のものとする必要
はない。図示の２線バスのプロトコルの例は既に述べた
通りである。 本例における担体50は僅か２つの集積回路52と54とを
具えているだけであり、これらの集積回路の相互接続機
能をテストする必要がある。これらの集積回路は実際の
論理機能を実行するブロック56,58を具えている。本例
がマイクロコンピュータに関連するものである場合に
は、種々の回路は例えばマイクロプロセッサ、読取／書
込メモリ、周辺装置及び外部データバスのアダプタ等と
して機能する。他の場合には、種々の機能をするが、こ
れらの機能については便宜上ここでは詳述しないものと
する。二線式のI²Cバスはテスト用以外に、集積回路間
にて過度に高くない速度でデータ、例えば制御データ
や、関連する集積回路がデータをろ波するための可調整
フィルタとして作用する場合における係数データ等を伝
達するのに用いることもできる。集積回路はクロック適
合素子66,70を具えている。これらの素子はライン62で
のデータの受信に同期するクロックライン60上のクロッ
クパルスを受信する。これらの素子は関連する集積回路
そのものによって発生されたクロックパルスをクロック
ライン60に供給することもできるが、この点については
説明の簡略化のために省いてある。 素子64,68はライン62におけるデータ用の送／受信素
子を形成する。これらの素子はライン60を経て受信され
るクロックパルスから取出される各素子66,70からの同
期クロックパルスを受信し、素子56,58と通信データバ
イトを再構成し、固有の集積回路のアドレスを認識し、
かつ二線式バスにて受信されるようなモード制御信号を
復号化する。既に述べたように、上記素子はアドレスデ
ータ及び制御信号を逆方向に供給することができる。集
積回路は所謂周辺セル、即ち回路52に対して入力セル7
5,76,77,78及び出力セル71,72,73,74も具えており、回
路54に対して入力セル85,86,87,88及び出力セル81,82,8
3,84も具えている。出力セル81…84は入力セル75…78に
それぞれ接続する。出力セル71…74は四重のラッチ回路
51の各段53…59を介してそれぞれ入力セル85…88に接続
する。ラッチ回路51はラッチ段53,55,57,59にもって構
成し、かつこのラッチ回路には制御ライン61を設ける。 さらに、所定のセルを双方向に相互接続して、例えば
セル78を出力セルとして作用させ、セル81を入力セルと
して作用させることもできる。上述した接続ライン及び
ラッチ段は相互接続機能の一部を成す。相互接続機能は
さらに複雑なものとすることができる。例えば単一出力
セルを相応する数の他の集積回路の複数個の入力セルに
接続することができる。さらに、同一集積回路か、又は
数個の集積回路の１個以上の出力セルを他の集積回路の
１個の入力セルに接続することもできる。このような編
成はバス又は多重接続に関連付けることができる。論理
レベルでは、当該ラインは例えばワイヤードAND−機能
を果たすことができる。出力セルと入力セルとの間には
成端抵抗、遅延線、バッファ段、インバータ等の如き他
の素子を接続することができ、これらの素子は、これが
相互接続通路内で障害にならない限り相互接続機能でテ
ストすることができる。 本例の集積回路52は４つの出力セル71…74を具えてお
り、これらの出力セルはラッチ段53,55,57,59を介して
他の集積回路54の入力セル85,86,87,88に接続する。従
って、全相互接続機能は２方向の各々で別々に転送テス
トをすることによってテストすることができる。図示の
構成では入力及び出力セルを各集積回路に別々に直列に
設ける。所定の情況下では一連の出力セルに他の１個以
上のセル、例えば入力セル又は内部セルを設けることが
できる。これらのセル位置ではテストパターンにダミー
ビットを含め、これらのダミービットの値は例えばテス
トパターン源によって任意の値とすることができる。同
様に、一連の入力セルにも１個以上の他のセル、例えば
出力セル又は内部セルを含ませることができる。これら
のセル位置では結果パターンにダミービットを含めるこ
とができ、このダミービットの値は任意の値とすること
ができ、これは結果パターンの評価中は無視することが
できる。 テスト処置の例についての説明 第４図の担体50に搭載した２個の集積回路間の相互接
続機能はつぎのようにしてテストすることができる。直
列バスライン62を介して４ビットのテストパターンを供
給する。実際上斯種のテストパターンは通常はかなり多
くのビットを包含している。入力状態ではテストパター
ンが段84…81に順次ロードされる。このローディングは
先ずすべての集積回路のテストピン（図示せず）におけ
るテスト制御信号によって全集積回路をテスト状態にセ
ットすることにより行うことができる。ついで関連する
集積回路54がアドレスされて制御バイトによって入力状
態にセットされる。この処理はバスプロトコルについて
述べた通りである。制御バイトはテストパターンの長さ
も指示する。最後に実際のローディング操作が行われる
が、これはテストパターンの長さがバスワードのプロト
コルの長さ以上である場合には多数の連続データバイト
に分配することもできる。入力操作中にはテストパター
ンの長さをカウントダウンさせる。テストパターンが出
力セル内に存在する場合には、例えば既に述べたテスト
制御ラインにおける適当な信号によって集積回路を実行
状態にセットする。この実行状態は「非テスト」状態で
ある。例えば内部クロックの多数のクロックパルス又は
I²Cバスに絶えず現われるクロックパルスを計数するこ
とによって測定される所定の時間周期後には、入力セル
75,76,77,78に結果パターン（これも便宜上僅か４ビッ
トとする）が現われるものとする。所定の情況では、斯
くして測定される期間の持続期間は僅か１クロックパル
ス期間に相当する長さとする必要がある。ついでテスト
状態を再び開始し、入力セル75…78を直列的に接続し
て、結果パターンを素子64及びデータワイヤ62を介して
テスト装置（便宜上省いてある）に供給する。テスト装
置は、例えばテストパターンと結果パターンの比較に基
づいて良／不良の判定をし、その判定が「不良」の場合
に、所定の情況では誤りを指示させる。 ついで、次のテストパターンを直列バスを介して同じ
集積回路か、又は他の集積回路に伝達することができ、
このテストパターンの伝達は、正しい結果が出る十分な
回数のテストが完了するまでか、或いは誤りが検出及び
／又は解析されるまで続行させる。第４図に示すよう
に、セル71…78,81…88は集積回路の外縁部に位置させ
る。原則として、セルの一部は集積回路内に論理的に位
置させる。上記セルは集積回路内の任意の位置に幾何学
的に位置させることができることは明らかである。後述
する相互接続及び／又は縁部機能テストには、上記セル
の内の僅かのセルを関連させるだけであり、これらのセ
ルは集積回路の縁部、又はその近くに直接論理的に位置
させる。 テストパターンが複数個の集積回路に供給されると、
結果パターンが各受信回路にて形成される。これらの結
果パターンは別々に評価することができる。或いは又、
１つのパターンだけを明確に評価し、このパターンに正
確に対応する他のいずれかのパターンについて、これら
のパターンが第１結果パターンと同一であるか否かと言
うことのみについて立証することもできる。場合によっ
ては他の相関形態のものも有効である。所定の集積回路
における結果パターンを他の数個の集積回路にて形成さ
れるテストパターンに基づいて形成し得る場合には斯か
る後者の集積回路のいずれにもテストパターンを連続的
又は同時に供給するのが好適である。種々の集積回路に
よって同時に伝達されるテストパターン間の相互作用も
それらの集積回路に基づいて形成される結果パターンに
基づいて確かめることができる。 前述したことは相互接続機能についてのテストに関す
るものであるが、集積回路の内部通信セルにテストパタ
ーンをロードさせるか、又は結果パターンをそのセルか
ら取出す場合には、直列バスを介してテスト／結果パタ
ーンを供給することにより単一集積回路の内部動作を同
じようにしてテストすることもできる。内部動作専用の
テストは非搭載集積回路ではさらに簡単に行うことがで
きる。しかし集積回路の内部動作は、例えばエージング
処置によったり、又は種々の集積回路が相俟って電力消
費のために温度を局部的に高めたりするために装着後に
不正確となることがある。 相互接続パターンは通常ビット的にテストすることが
できる。すべてのビットラインは４ビット幅の相互接続
通路を介して「１」並びに「０」を正確に転送する必要
がある。さらに、種々のビットライン間では短絡が起こ
らないようにする。ビット幅がｎの場合における所要パ
ターン数は2nよりも遥かに大きくはしないようにする。
４ビットの場合には、例えばつぎのようなパターン、即
ち0000,0001,0010,0100,1000,1111,1110,1101,1011,011
1がある。集積回路の内部ロジックをテストする場合に
は通常テストパターンの数を遥かに大きくする。あらゆ
る可能なテストパターンを含む完全なテスト項目は2ⁿ個
あるが、このようなテストの実施は通常非実用的であ
る。他の既知のテスト方法は本願人の出願に係る米国特
許第4,435,806号明細書に記載されている自己テスト原
理によるものである。この方法によれば集積回路にテス
トパターンとして作用する疑似−エッジビット列様の発
生器を設けており、一次結果パターンの帰還によって二
次テストパターンを形成する。ディジタル的なコンパク
ト化装置で種々の結果パターンを論理的に組合せること
によって、コンパクトな結果パターンを形成する。この
論理組合せは排他的OR素子によって行われ、斯くして上
述した「シグネチュア解析」が行われる。一次テストパ
ターンは直列バスを介して供給することもできる。最終
的なコンパクトな結果パターンは直列バスを介して出力
させることができる。このようにすれば、バスが比較的
短期間占有されるだけとなると言う利点がある。 同様に、例えば最大長のシフトレジスタを用いて元の
供給される一次テストパターンを拡張させて一連のテス
トパターンを形成して、その後に結果パターンを再びコ
ンパクト化することができる。コンパクト化及び拡張し
たパターンは前記米国特許第4,435,806号明細書に記載
されているように単一装置にて絶対的に組合わせること
ができる。 これに対し、集積回路の内部ロジックが「自己テス
ト」設備を含んでいない場合には、一次テストパターン
用の前述した発生器及びコンパクト化装置を外部ロジッ
クの一部として斯かる集積回路のまわりに構成すること
ができる。 これがため、集積回路（これは「自己テスト」用の機
構を具えている）はつぎのような機能モジュールに細分
割されるものとすることができる。 a.ユーザによって見られるような集積回路の実際の機能
を果たし、しかも自己テスト原理に基づいてテストする
ことのできるコア； b.自己テスト機構、特にパターン拡張装置及びパターン
・コンパクト化装置； c.前述した相互接続機能についてのテスト用に設けられ
る一連の入力及び出力セル； d.テスト用の制御及びインターフェース構造。 入／出セルに課せられる必要条件はつぎのようなこと
である。即ち、透過モードでは機能的な特性に関して目
立った速度低下が起らないようにする。さらに、セルに
はテストパターンビット用の出力モード及び結果ビット
用の入力モードを含ませる必要がある。 自己−テスト機構は集積回路に追加のモジュールで設
け、かつI²Cバスに接続することができる。これは担体
上のI²Cバスの負荷を減らすことにはならなくてもテス
ト装置を占有する期間は十分に短縮される。この場合、
テスト装置はテストすべき幾つもの担体と時分割多重編
成で通信することができる。 持続セルの幾つかの好適例についての説明 第5a…5d図は第４図に示したような担体に使用する接
続セルを示したものである。第5a図は入力セルを示し、
ライン200は入力ピンであり、これは周辺回路に接続す
ることができる。素子202はバッファ段、走査増幅器等
のようなものとし、これは常時作動させる。素子204は
信号C2によって制御されるスイッチである。素子206は
信号C1によって制御され、かつ２つのデータ入力端子と
２つのデータ出力端子とを具えているラッチ回路であ
る。素子208,210の機器は素子202の機能に対応するが、
前者の素子は信号C3によって選択的に作動させることが
できる。素子208,210のいずれか一方の素子だけとする
こともできる。複数個の入力セルがある場合には、これ
らのすべてのセルの構成を同一とする。第5b図に示す素
子216は制御デコーダである。このデコーダは制御信
号、即ち入／出力状態に対するシフト機能と各実行状態
との間に選択をする制御信号T/TNと； 集積回路の内部ロジックの実行状態を制御する制御信
号STと； 相互接続機能に対する実行状態を制御する制御信号R
T; とを受信する。 素子216は上記３つの制御信号３つの内部制御信号C1,
C2,C3に復号化する。 入／出力状態では、信号C1があたかもクロック信号で
あるかのようにしてこの信号によりシフト機能を制御す
る。この場合にはスイッチ204が右側の位置を占め、バ
ッファ段208/210が作動しなくなる。接続ライン212/214
を用いてシフトレジスタを複数個のラッチ回路により形
成することができる。 集積回路の内部テスト用の実行状態では、ラッチ回路
206を「ホールド」状態にセットして、これに記憶した
データをラッチ回路の出力端子にて絶えず利用し得るよ
うにする。スイッチ204は右側の位置を占めるため、２
つの素子208,210の一方は所要に応じ斯かるデータを受
信する。さらに、素子208,210は信号C3によって作動さ
せる。 集積回路の相互接続機能についてテストする実行状態
では、ラッチ回路206を透過状態にセットする。このテ
ストの終りにはラッチ回路が「ホールド」状態にセット
されるため、つぎに出力状態に作動させる以外はデータ
は不変となる。スイッチ204は左側の位置を占め、素子2
08/210は作動しなくなる。 第5c図は出力セルを第5a図と同じように示したもので
ある。接続ライン218は集積回路の内部に接続する。素
子220はスイッチであり、素子222はラッチ回路である。
素子224/226は相互接続回路網への接続用バッファ段で
ある。これら２つの素子の内の一方だけを用いることも
できる。接続ライン228/230はいずれかの他のラッチ回
路への相互接続ラインである。出力セルは第5a図に示し
た入力セルとほぼ同じようにして制御するが、出力セル
の入力端子218にはバッファを設けないようにする。セ
ルは相互接続機能に関するテスト用のデータ源として作
用するが、集積回路の内部ロジックに関するテスト用の
行先装置としても作用する。 第5a,5c図と同じように、第5d図はデータ源並びにデ
ータ行先として作用し得る入／出力セルを示す。接続ラ
イン232は相互接続回路網に接続することができ、かつ
接続ライン250は集積回路の内部ロジックに接続するこ
とができる。素子234は常時作動するバッファ段であ
る。素子240,246はそれぞれ信号C14とC15によって作動
させるバッファ段である。素子230,238,244は信号C13,C
12,C11によってそれぞれ作動させるスイッチである。素
子242,248はそれぞれラッチ回路であり、これらのラッ
チ回路は入／出力シフトレジスタを形成するために図示
のように信号C16によって制御される。論理回路258は前
述した論理回路216に対応するが、この場合の論理回路2
58はラッチ回路248の出力信号も受信し、さらに入／出
力制御信号OEも受信する。 入／出力状態では信号C16がシフトレジスタの構成を
制御する。この状態ではバッファ240,246は作動させ
ず、スイッチ236は上側の位置を占め、スイッチ238は下
側の位置を占め，、スイッチ244は任意の位置を占め
る。 テストビットを外部の相互接続回路網に供給する状態
では、ラッチ回路242をホールド状態にセットする。バ
ッファ240は作動させ、バッファ246は不作動とする。ス
イッチ236はその上側の位置を占め、スイッチ244はその
下側の位置を占める。また、スイッチ238は任意の位置
を占める。 集積回路の内部のビットを供給する状態では、ラッチ
回路242を同じ方法で作動させる。この状態ではバッフ
ァ段246を作動させ、バッファ段240を不作動とし、スイ
ッチ236はその上側の位置を占め、スイッチ244はその下
側の位置を占めるようにし、また、スイッチ238は任意
の位置を占めるようにする。 外部相互接続回路網から結果ビットを受信する状態で
は、ラッチ回路242を一時的に透過状態にセットする。
この状態ではバッファ段240,246は不作動とする。スイ
ッチ236は下側の位置を占め、スイッチ238も下側の位置
を占める。スイッチ244は任意の位置を占める。 集積回路の内部からビットを受信する状態では、ラッ
チ回路242が同じように制御され、バッファ段240,246は
作動せず、スイッチ236は任意の位置を占め、スイッチ2
38は上側の位置を占め、スイッチ244も上側の位置を占
める。 上述した接続セルを「自己−テスト」方式に使用する
場合には、テスト／結果ビットを集積回路の内部に伝達
するのと同様な方法で上述した接続セルを用いることが
できる。シフトレジスタを入力セルと出力セルを組合わ
せて形成する場合には、入／出力機能に対してこれらの
セルを上述したと同じ方法で一緒に作動させる。或いは
又、入力セル及び出力セルを直列構成で制御する。 テスト装置についての説明 第６図は担体302に結合させるテスト装置300を示す。
本例のテスト装置は関連するアドレス指定回路306を有
する読取専用テストメモリ304を具えている。このメモ
リは当該集積回路用のアドレス（ADD）や、テストパタ
ーンの長さを特定化し、かつ他のセッティングをしたり
するモード制御信号（MOD）や、テストパターン（PATI
N）や、関連する結果パターン（PATOUT）を記憶する。
図面の簡素化のために上記信号の少数を示してあるだけ
である。メモリにはテスト装置にて処理するデータ用の
制御プログラムも含ませることができるが、これは同じ
く図面の簡素化のために省いてある。テストパターン発
生用兼結果パターン検証／評価用テスト装置は本来周知
である。メモリ304は出力レジスタREGIを具えている。
このレジスタを比較的COMPに並列で、しかもインターフ
ェースユニット308に直列に接続する。インターフェー
スユニット308は二線式直列バス310に双方向の適合化を
図る。到来する結果パターンをバス310から第２レジス
タREG2に供給する。従って、比較器COMPはレジスタREG2
における結果パターンをレジスタREG1における予想結果
パターンと比較する。制御装置CTR/SEGは連続メモリア
ドレスを作動させ、レジスタREG1,REG2を種々のモード
（並列−入力，並列−出力、直列−入力、直列−出力）
で作動させ、かつ評価するための比較結果を受信する。 結合担体DUT（302）には或る集積回路の多数の素子の
内の僅かなものだけを線図的に示してある。既に述べた
ように、集積回路はアドレス指定することによって作動
させる。担体上の他の集積回路は、これらを直列バス31
0に同じように接続するようにしてアドレスされる。集
積回路は直列バス用のインターフェースユニット312と
制御ユニットCRT（314）と、カウンタ316と、３位置ス
イッチ318と、ブロックにて示される多数の２−状態セ
ル320とを具えている。制御ユニットはカウンタ316にロ
ードされるテストパターン長を受信する。ついでスイッ
チ318が位置SDIにセットされ、この位置では通路SDO,SD
Hが遮断される。従って、テストパターンを２−状態セ
ルにロードさせることができる。既に述べたように、こ
れらのセルは例えば出力セル，入力セル及び内部セルの
ような種々の特性のものとすることができる。これらの
セルは、制御ユニット314からの信号によって、スイッ
チ318を位置SDHにセットすれば循環的に結合させること
ができ、全テストパターンを受信した後には通路SDI,SD
Oを遮断させる。データは例えば制御ユニット314からの
クロック信号（図示せず）の制御下で２−状態セル内で
循環させ続けることができる。このことは上記セルがダ
イナミック・ロジック・タイプのもので、データを保有
するためにクロックパルスをプレチャージし、かつサン
プルする必要がある場合に好適である。また、循環結合
構成には、前記米国特許第4,435,806号明細書に記載さ
れているようなテストパターン拡張装置及び／又は斯か
る米国特許並びにシグネチュア解析学からも既知の結果
パターンコンパクト化装置を設けることもできる。 テストは既に述べたような方法で行う。特に、相互接
続機能に関してのテストをすることができる。また、集
積回路の内部ロジックに関するテストをすることもでき
る。テスト終了時には担体上の集積回路の１つに結果パ
ターンが現われる。これは他の集積回路又は同じ集積回
路とすることができる。簡単化のためのブロック320は
後者の集積回路の２−状態セルを再び表わすものとす
る。この場合、制御ユニット314は３−位置スイッチ318
を位置SDOにセットする。この際、SDI及びSDHにて示す
通路は遮断される。結果パターンはインターフェースユ
ニット312、バス310及びインターフェースユニット308
を経てレジスタREG2に記憶されて評価される。所要に応
じ、つぎのテストパターンをアドレスさせることもでき
る。

【図面の簡単な説明】 第１図は蛇行概念に基づくテスト方法の実行方法を示す
線図、 第２図はI²Cバスの配線図； 第3a,3b,3c図はデータ転送に関連する時間線図； 第４図は本発明による集積回路を搭載した担体の一例を
示す線図； 第5a,5b,5c,5d図は第４図に示したような担体に使用す
る接続セルの例をそれぞれ示すブロック線図； 第６図はテスト装置の一例を示す線図である。 20……担体、22〜32……集積回路 34……テストパターン入力ライン、36……結果パターン
用出力ライン 38……制御ライン、40……接続端子 50……担体、51……ラッチ回路 52,54……集積回路、53,55,57,59……ラッチ段 56,58……論理機能実行ブロック、60……クロックライ
ン 61……制御端子、62……直列バス 64,68……送／受信素子、66,70……クロック適合素子 71〜74,81〜84……出力セル、75〜78,85〜88……入力セ
ル 92……出力線、94……入力線 96……クロック信号用接続端子、98……データ信号用接
続端子 120……クロックワイヤ、122……データワイヤ 124,126……高電圧（VDD端子）、128,130……抵抗 132,134……局、136,138……ユニット（データ源） 140,142,144,146……信号受信機、148,150,152,154……
MOSトランジスタ 200……入力ピン、202,208,210……バッファ段 204……スイッチ、206……ラッチ回路 216……制御デコーダ、220……スイッチ 222……ラッチ回路、224,226,234,240,246……バッファ
段 236,238,244……スイッチ、258……論理回路 242,248……ラッチ回路、300……テスト装置 302……担体、304……読取専用メモリ 306……アドレス指定回路、308,312……インターフェー
スユニット 310……バス、314……制御ユニット 316……カウンタ、318……スイッチ 320……セル、REG1,REG2……レジスタ COMP……比較器、CTR/SEG……制御装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨハネス・デ・ウイルデ オランダ国5621 ベーアー アインドー フェン フルーネヴァウツウェッハ１ (72)発明者 カレル・ヨハネス・エンゲルベルタス・ ファン・エールデウィエイク オランダ国5621 ベーアー アインドー フェン フルーネヴァウツウェッハ１ (72)発明者 フランシスカス・ペトルス・マリア・デ ーンケル オランダ国5621 ベーアー アインドー フェン フルーネヴァウツウェッハ１ (72)発明者 マリヌス・セオドルス・マリア・セヘル ス オランダ国5621 ベーアー アインドー フェン フルーネヴァウツウェッハ１ (56)参考文献 特開 昭60−82871（ＪＰ，Ａ) 特開 昭56−72367（ＪＰ，Ａ) 特開 昭58−137060（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．複数の相互接続した集積回路を搭載している担体を
   テストする方法であって、当該方法が： 前記集積回路にテストビット列入力端子及び結果ビット
   列出力端子を設ける工程と； 前記入力端子及び出力端子を、少なくとも１本のクロッ
   クライン及び少なくとも１本のデータラインを含み、テ
   スト装置に接続される直列バスによって相互接続する工
   程と； 前記バスを介してテストビット列を受信するテスト入力
   状態に前記集積回路のうちの少なくとも１個の第１集積
   回路を選択する工程と； 前記第１集積回路と、前記複数の集積回路の内の少なく
   とも１個の第２集積回路との間の相互接続機能を起動さ
   せながら前記第１集積回路及び第２集積回路を実行状態
   にセットすると共に前記テストビット列に基づいて結果
   パターンを形成する工程と； 少なくとも１個の前記第２集積回路を、前記バスを介し
   て結果ビット列を出力するテスト出力状態に選択する工
   程と； 相互接続機能付きの前記相互接続した複数の集積回路の
   良／不良動作について前記担体を診断する工程と； を具えていることを特徴とする集積回路搭載担体のテス
   ト方法。 ２．各テストビット列入力を１つ以上の前記少なくとも
   ２つの集積回路に供給して、テストビット列入力端子間
   の前記相互接続機能による相互作用を前記相互接続機能
   のテストとして確認することを特徴とする特許請求の範
   囲第１項に記載のテスト方法。 ３．各結果ビット列出力を１つ以上の前記少なくとも２
   つの集積回路により出力させて、これらの結果ビット列
   出力間の相関関係を、前記集積回路に一緒に供給される
   テスト情報に基づいて確認して前記相互接続機能をテス
   トすることを特徴とする特許請求の範囲第１又は第２項
   に記載のテスト方法。 ４．データラインによって相互接続される複数の集積回
   路を搭載している担体において、前記集積回路の少なく
   とも１個が出力バッファ段を含み、これらの出力バッフ
   ァ段が、テストパターンを逐次受信するための直列モー
   ドの入力端子と、後に出力バッファ段に存在するデータ
   を、テストすべき相互接続機能のうちの或る相互接続パ
   ターンに供給するための並列モードの出力端子とを具
   え、少なくとも１個の他の集積回路に入力バッファ段を
   設け、これらの入力バッファ段が、前記相互接続機能を
   経て前記出力バッファ段からデータを受信するための並
   列モードの入力端子と、結果パターンを供給するための
   直列モードの出力端子とを具え、前記入力バッファ段の
   直列モードの入力端子及び前記出力バッファ段の直列モ
   ードの出力端子を前記担体上に設けた直列バスの適切な
   データラインに接続したことを特徴とする集積回路搭載
   担体。 ５．前記直列バスをI²Cバスとしたことを特徴とする特
   許請求の範囲第５項に記載の担体。 ６．データを出力させるために、相互接続回路網に接続
   すべき一連の接続ピンを具えている集積回路において、
   前記接続ピンに対応する一連の出力バッファ段を設け、
   これらのバッファ段がテストパターン受信用の直列モー
   ドの入力端子と、前記バッファ段に存在するデータを前
   記接続ピンに供給するための並列モードの出力端子と、
   集積回路の他の部分からのデータを受信するための並列
   モードの入力端子とを具え、前記直列モードの入力端子
   を直列バスのデータラインに接続するのに適した接続ピ
   ンに接続しことを特徴とする集積回路。 ７．データを受信するために相互接続回路網に接続すべ
   き一連の接続ピンを具えている集積回路において、前記
   接続ピンに対応する一連のバッファ段を設け、これらの
   バッファ段がテスト装置から、テストデータを受信する
   ための直列モードの入力端子（254）と、前記接続ピン
   からデータを受信するための並列モードの入力端子（23
   2）と、テストの場合に前記バッファ段に存在するデー
   タを結果パターンとして出力する直列モードの出力端子
   （256）と、集積回路の他の部分にデータを供給する並
   列モードの出力端子（250）とを具え、前記直列モード
   の入力端子及び前記直列モードの出力端子を直列バスの
   データラインに接続するのに適したそれぞれのピンに接
   続したことを特徴とする集積回路。 ８．相互接続回路網に接続すべき双方向に作動する一連
   の接続ピンを具えている集積回路において、前記接続ピ
   ンに対応する一連の接続バッファ段を設け、これらのバ
   ッファ段がテストパターン受信用の直列モードの入力端
   子と、前記バッファ段に存在するデータを集積回路の他
   の部分に供給するために前記接続ピンに供給する並列モ
   ードの出力端子と、前記接続ピンからのデータを受信す
   る並列モードの入力端子と、結果パターンを出力する直
   列モードの出力端子とを具え、前記直列モードに入力端
   子及び直列モードの出力端子を直列バスのデータライン
   に接続するのに適した接続ピンに接続したことを特徴と
   する集積回路。 ９．前記一連のバッファ段が、集積回路の他の部分にデ
   ータの伝送するために他の並列モードの入力端子と、他
   の並列モードの出力端子とを具えることを特徴とする特
   許請求の範囲第９項に記載の集積回路。 １０．前記一連のバッファ段の他のバッファ段を接続
   し、これらの他のバッファ段を集積回路の内部専用に接
   続して、該集積回路の内部にテストデータを伝送するよ
   うにしたことを特徴とする特許請求の範囲第９項に記載
   の集積回路。 １１．前記一連のバッファ段が直列モードの入力端子を
   含む場合に、前記集積回路がテストパターン拡張デバイ
   スも含むようにしたことを特徴とする特許請求の範囲第
   ９〜11項のいずれか一項に記載の集積回路。 １２．前記一連のバッファ段が直列モードの出力端子を
   含む場合に、前記集積回路がテストパターンコンパクト
   化デバイスも含むようにしたことを特徴とする特許請求
   の範囲第９〜12項のいずれか一項に記載の集積回路。 １３．各々が直列バスに接続される複数個の集積回路を
   搭載している担体をテストするためのテスト装置におい
   て、当該前記テスト装置が、 −前記直列バスに接続するための接続手段と； −前記複数の集積回路のうちの、テスト状態用の前記直
   列バス以外のデータ接続ラインによって相互接続される
   少なくとも２個の集積回路を選択するための選択手段
   と； −前記少なくとも２個の集積回路のうちの少なくとも一
   方の第１集積回路に、この第１集積回路の入力状態にて
   前記直列バスを介してテストパターンを逐次供給するた
   めのテストパターン発生手段と； −前記少なくとも２個の集積回路のうちの少なくとも他
   方の第２集積回路にて前記テストパターンに基づいて得
   られる結果パターンを形成することにより、前記少なく
   とも２個の集積回路間における相互接続機能をテストす
   るために、前記少なくとも２個の集積回路を一時的に実
   行状態に起動するための起動手段と； −再テスト状態にて、前記少なくとも２個の集積回路の
   うちの前記少なくとも第２集積回路から前記結果パター
   ンを前記直列バスを介して受信するための受信手段と； −前記相互接続機能の良／不良動作を診断するために前
   記受信した結果パターンを評価するための評価手段と； を具えていることを特徴とする集積回路搭載担体のテス
   ト装置。