NL8004176A - Inrichting voor het testen van een schakeling met digitaal werkende en kombinatorisch werkende onderdelen. - Google Patents
Inrichting voor het testen van een schakeling met digitaal werkende en kombinatorisch werkende onderdelen. Download PDFInfo
- Publication number
- NL8004176A NL8004176A NL8004176A NL8004176A NL8004176A NL 8004176 A NL8004176 A NL 8004176A NL 8004176 A NL8004176 A NL 8004176A NL 8004176 A NL8004176 A NL 8004176A NL 8004176 A NL8004176 A NL 8004176A
- Authority
- NL
- Netherlands
- Prior art keywords
- output
- shift register
- series
- circuit
- test
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/27—Built-in tests
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Error Detection And Correction (AREA)
Description
* -* ( * PHN 9799 1 N.V. PHILIPS' GLOEILAMPENFABRIEKEN TE EINDHOVEN.
"Inrichting voor het testen van een schakeling met digitaal werkende en kcmbinatorisch werkende onderdelen".
ACHTERGROND VAN DE UITVINDING
De uitvinding betreft een voor het verwerken van digitale signalen middels kcmbinatorisch werkende en sekwentiêel werkende logische elementen, waarbij voor het testen van de inrichting uit genoemde 5 sekwentieel werkende elementen een eerste schuifregister vormbaar is met een eerste serie-ingang, een eerste serieuitgang, een eerste parallel-uitgang cm een opgeslagen datapatroon aan verdere elementen van de schakeling ter bewerking toe te voeren en een eerste parallel-ingang om vervolgens een resultaat-patroon van genoemde bewerking te ontvangen, 10 en waarbij met genoemde eerste serie-ingang een testpatroongenerator en met genoemde eerste serie-uitgang een verif ikatie-inrichting is verbonden. Bij een kcmbinatorisch werkend logisch element geeft een verandering van een ingangssignaal al of niet een verandering van een uitgangssignaal, maar onafhankelijk van het ogenblik waarop eerstgenoemde veran-15 dering optreedt. In een sekwentieel werkend logisch element zijn zékere geheugenfunkties vertegenwoordigd: êên of meer interne toestanden van het element bezitten een zekere persistentie. Deze kunnen dan, afhankelijk van de ingangssignalen en van de interne toestand zelf niet steeds direkt worden veranderd (wêl bijvoorbeeld als een volgende klok-20 pulsperiode begint, na een zekere vertraagtijd, en dergelijke). Een inrichting volgens de aanhef is bekend uit een artikel door M.J.Y.
Williams en J.B. Angell, "Enhancing testability of large-scale integrated circuits via test points and additional logic," IEEE, Tr.
Computers, Vol. C 22, jan. 1973, p. 46-60. Door deze techniek kunnen de 25 sekwentieel werkende elementen van het eerste schuifregister telkens een wêl gedefinieerde beginstand krijgen. Het is in bepaalde gevallen een gekompliceerd probleem om een data-patroon van grote lengte volledig te verificeren: het is daarom voordelig om een resultaat-patroon van grote lengte om te zetten in een sekundair patroon van kleinere 30 lengte. Als in het resultaat-patroon een afwijking optreedt is het in vele gevallen mogelijk om de aard van de fout in de schakeling te de-tekteren. Dikwijls is men in deze laatste informatie niet geïnteresseerd, 800 4176 ψ * S. '-, ΡΗΝ 9799 2 bijvoorbeeld bij het testen van zojuist gereed gekomen produkten.
In dat geval is veelal de informatie ,,goed,,/,,slecht" voldoende, en deze is in het sekundair patroon dan gewoonlijk nog aanwezig. Voor het testen van een schakeling worden verder vaak een aantal testpatronen 5 gebruikt die elk hun eigen resultaatpatroon teweegbrengen. Het ontwerpen van zo'n reeks testpatronen is een gekcmpliceerde zaak, omdat bij voorkeur de verschillende testpatronen ook telkens verschillende deel-funkties van de schakeling moeten testen. Verder is het evalueren van een groot aantal resultaatpatronen een tijdrovende zaak. Toch moet 10 vaak het aantal testpatronen relatief groot zijn: als het aantal te klein is zullen dikwijls defekte schakelingen ten onrechte worden goedgekeurd.
SAME3WMTIN3 VAN DE UITVINDING.
Het is een doelstelling van de uitvinding cm een inrichting 15 zoals beschreven op eenvoudige wijze te kunnen testen, waarbij toch de kans op ongedetekteerde fouten klein is. De uitvinding realiseert de doelstelling doordat hij het kenmerk heeft dat de verifikatieinrich-ting een tweede schuifregister bevat met een tweede serie-ingang en een tweede serieuitgang, dat genoemde tweede serieingang is gekoppeld 2o met de eerste serie-uitgang, dat het tweede schuifregister vanuit de tweede serie-uitgang voorzien is van een terugkcppelschakeling cm middels tenminste één Exclusief-OF-element een voortlopend meerbits scnpatroon van de achtereenvolgens ontvangen resultaatpatronen te vormen, dat genoemde eerste serie-ingang verbonden is met een uitgang van genoemde 25 terugkoppelschakeling ter realisering van genoemde testpatroongenerator, dat voorts een uitgang van genoemd tweede schuifregister tesamen met een uitgang van een verifikatiepatroongenerator qp een vergelijkelement is aangesloten, dat genoemd eerste en tweede schuifregister voorzien zijn van middelen cm voor het begin van een test een initieel sig-3Q naalpatroon te ontvangen en dat de verifikatieinrichting voorzien is van een aktiverings ingang cm aan het eind van een test een aktiverings-signaal te ontvangen. De lengte van het tweede schuifregister kan beperkt zijn, in elk geval vaak aanzienlijk kleiner dan die van het eerste schuifregister: daardoor is de verifikatie eenvoudig. Verder is 35 het vormen van een voortlopend scnpatroon door middel van een terugkoppeling met Exclusief-OF-funktie voordelig: daardoor wordt uit een enkel begin-testpatroon een reeks testpatronen gevormd die onderling pseudo-
80 0 4 1 7S
& .* * It PHN 9799 3 onafhankelijk zijn: het blijkt dat ook met een op zo'n manier gevormde reeks testpatronen snel een groot aantal fouten gedetekteerd kan worden.
Het is voorts gunstig als genoemde terugkoppelschakeling bestaat uit een enkele EXCLUSIEF-OF-poort die de uitgangssignalen van eer-g ste en tweede schuif register ontvangt. Dit levert een zeer eenvoudige realisatie. Daarentegen is het ook mogelijk extra terugkoppelingen aan te brengen, bijvoorbeeld op de wijze van een maximumr-lengte-schuifregister.
BESCHRIJVING VM DE VOORKEÜRSUITVOERING.
10 De uitvinding wordt nader beschreven aan de hand van een en kele figuur. Deze geeft het schema van een inrichting volgens de uitvinding. De te testen schakeling bevat kcmbinatorisch werkende en sekwentieel werkende logische elementen. In het uitvindingsvoorbeeld zijn alle sekwentieel werkende logische elementen samenvoegbaar in het 15 schuifregister 30 van 12 bits. In vele gevallen zal een te testen schakeling een veel groter aantal tot een schuifregister aaneen te voegen trappen bevatten; het aantal kan volkanen willekeurig zijn. Het blok 28 stelt voor de rest van de te testen schakeling, dus kcnibina-torisch werkende logische elementen en eventueel verdere sekwentieel 20 werkende logische elementen die niet in het schuifregister 30 zijn opge-nomen. Deze laatste zijn dan op andere manier initialiseerbaar, bijvoorbeeld met een op zichzelf bekend terugstelsignaal. De te testen schakeling bestaat uit de gedeelten 28 en 30. De funktie van deze schakeling kan van allerlei aard zijn. De realisatie kan zijn als een separate 25 geïntegreerde schakeling, een kombinatie van geïntegreerde schakelingen, of een hybrideschakeling, een en ander bijvoorbeeld opgencmen in een module van het type DIP. Anderzijds kan de realisatie ook als een plaat met gedrukte bedrading zijn en daarop een hoeveelheid geïntegreerde schakelingen en eventueel diskrete bouwstenen. De hierna te bespreken test-30 schakeling kan met de gedeelten 28, 30 zijn samengebouwd: dan kan ook echter de signaaltoevoer naar, respektievelijk signaalafvoer van de schakeling niet volledig getest worden. In veel gevallen zal de testschake-ling annex verifikatieinrichting dan ook een afzonderlijke inrichting zijn die in staat is on allerlei soorten schakelingen te testen: deze 35 maakt dan deel uit van een fabrikageproces. Aan het begin van de test wordt het eerste testpatroon geladen in het schuifregister 30. Dit gaat dus als volgt.
Aan het begin van de text verschijnt een terugstelsignaal, dat bijvoor- 800 4 1 76 ΡΗΝ 9799 4 beeld manueel wordt gepresenteerd op klem 22. Daardoor wordt flipflop 50 in een eerste stand gesteld cm schakelaar 48 in de onderste stand te sturen. Verder worden de schuifteller 24 en de patroonteller 26 qp hun beginstand (0) teruggesteld. Op de ingang van schuif register 5 34 verschijnt dan het signaal van kien 52. Dit kan een reeks kodebits betreffen, maar het kan ook een vaste waarde zijn, dus voortdurend "O" of "1". Het terugstelsignaal kan ook, indien nodig, de klok 20 aktiveren. In een andere uitvoering kan dit een vrij lopende klok zijn. De schuif teller 24 heeft twintig standen (de scm van het aantal 10 bit-trappen van de schuifregisters 30 en 34), en is geschikt on onder besturing van de klok 20 voortdurend rond te tellen. De teller 24 geeft telkens na 20 standen te zijn voortgeschakeld een uitgangs-overdrachtsignaal qp lijn 44. Het schuifregister 30 is opgebouwd uit qp zichzelf bekende meester/slaaf-trappen. Als het overdrachtsuitgangs-15 signaal op lijn 44 afwezig is wordt in de ene helft van de klokpulspe-riode de informatie opgencmen in het meestergedeelte van de flipflops; in de andere helft van de klokpusperiode wordt de informatie opgenomen in het eerstvolgende slaafgedeelte van de flipflops. Zo bevat dit schuifregister 12 meester-trappen en eveneens 12 slaaf-trappen. Zo wor-20 den in de eerste 20 klokperiodes de informaties van klem 52 via schakelaar 48 ingeschoven in de in serie geschakelde schuifregisters 34 en 30. In al deze standen wordt de inhoud van schuifregister 30 tevens aan de schakeling 28 gepresenteerd. Eenvoudshalve zijn slechts zes aansluitingen aangegeven. De uitgangssignalen van schakeling 28 worden daar-25 bij tevens aan de respéktievelijke trappen van het schuifregister gepresenteerd; ook nu zijn eenvoudshalve slechts zes aansluitingen aangegeven. Zolang als het overdrachtssignaal qp lijn 44 niet aanwezig is worden de uitgangssignalen van schakeling 28 niet opgencmen. Als stand 20 is bereikt verschijnt gedurende ½ klokpulsperiode het uitgangs-30 overdrachtsignaal van teller 24. Dan bestuurt dit het schuifregister 30 zo, dat de uitgangsinformatie van de schakeling 28 wordt qpge-nomen in plaats van die van de voorgaande meester, respektievelijk slaaf-trap. Zo nodig wordt (niet aangegeven) nog een synchroniserende klokpuls aan de schakeling 28 toegevoerd. Het overdrachtssignaal op lijn 44 wordt 35 verder toegevoerd aan de patroonteller 26 en aan de flipflop (heen-stel/terugstel-flipflop) 50. De atroonteller 26 telt telkens een stap verder. De flipflop 50 wordt bij de eerste ontvangst van het uitgangsoverdrachtsignaal van teller 24 ongesteld: daarna blijft schake- 800 4 1 76 < ^ PHN 9799 5 laar 48 gedurende de rest van de test in de bovenste stand. Dan zijn de schuifregisters 30 en 34 dus rondgekoppeld. In tegenstelling tot het bovenstaande is het ook mogelijk dat de toevoer van het testpatroon aan schakeling 28 en de ontvangst en opslag van het resultaat patroon 5 door een extra klokpuls wordt bestuurd.
Onder besturing van elke volgende reeks van 20 klokpulsperio-den wordt zo telkens een testpatroon in schuifregister 30 opgeslagen, toegevoerd aan schakeling 28 en het resultaatpatroon heropgeslagen.
Daarbij is de uitgang van schuifregister 34 via EXCLUSIEF-10 OF-poort 32 teruggekoppeld op zijn eigen ingang. Dat betékent, dat de inhoud van schuifregister 34 bepaald is door alle resultaten van de aan schakeling 28 toegevoerde testpatronen. Als door een defekt een bit van een resultaat verkeerd was, blijft dit in de inhoud van schuifregister 34 detekteerbaar. Als meer bitfouten optreden, kunnen ze elkaar 15 kampenseren. A priori is echter de kans dat een defékte schakeling 28 na het verwerken van een groot aantal testpatronen toch de juiste inhoud in schuifregister 34 genereert, klein. Bij een geheel stochastisch geval en een lengte van schuifregister 34 van 8 bits is deze kans
O
slechts 1:2. Bij elke cyclus van 20 klokpulsen wordt dus de stand van 9Π de patroonteller 24 opgehoogd. In een voorafbepaalde tellerstand verschijnt dan op lijn 60 een uitgangsoverdrachtssignaal ten teken dat de testoperatie is voltooid. De schakeling bevat voorts een verifikatiepa-troon generator 38. Dit is bijvoorbeeld een register dat manueel geladen kan worden. Het bevat evenveel informatie als het schuifregister 34, 25 dus in dit voorbeeld 8 bits, die zoals in de figuur aangegeven, parallel toegevoerd kunnen worden aan het vergelijkelement 46. Dit laatste ontvangt op dezelfde manier de 8-bits van schuifregister 34 en voert op de 8+8 ontvangen bits een bitsgewijze vergelijking uit. Hij wordt geakti-veerd door het uitgangsoverdrachtsignaal op lijn 60. Als alle 8 bitparen 30 een gelijkheid opleveren geeft de vergelijker 46 een logische ”1" af die tesamen met het uitgangsoverdrachtssignaal op lijn 60 toegevoerd wordt aan de EN-poort 40. Als deze een "1" afgeeft, is de te testen schakeling in orde. Het is dan dus noodzakelijk dat de signalen op lijn 60 en 62 ko-existent zijn. Het uitgangssignaal qp lijn 42 kan op allerlei manieren 35 worden gebruikt. Het kan in een heenstel/terugstelflipflop worden opgeslagen die door het signaal op klem 20 een voor-instelling krijgt. Twee indikatielampen op de uitgangen van deze flipflop geven dan respektieve- 800 4 f 76 7 *· * tr PHN 9799 6 lijk "goed" en "fout" aan. Anderzijds kan element 40 ook zelf een heen-stel-terugstelflipflop' zijn, die door het signaal op lijn 60 wordt heen-gesteld. Als de schakeling goed is, wordt de flipflop teruggesteld door het signaal op lijn 62 dat dan iets later kcmt. Het is ook mogelijk dat in element 46 de vergelijking voortdurend wordt uitgevoerd: dan behoeft het aktiveringssignaal op lijn 60 niet te worden toegevoerd. Het signaal op lijn 60 kan voorts nog worden gebruikt on de klok 20 te steppen (niet aangegeven).
Het signaalpatroon in verifikatiepatroongenerator kan worden i gevormd op basis van een goede voorbeeldschakeling: dit kan bijvoorbeeld een op konventionele manier geteste schakeling zijn. Een andere mogelijkheid is cm het verifikatiepatrocn te genereren middels een simulatie op 5 een rekenmachine (die de schakeling bijvoorbeeld beschrijft als een verzameling logische funkties). De lengten der schuifregisters 30-34 kunnen een willekeurige verhouding hebben. Voor element 34 is een lengte van 8 bits vaak voldoende, maar 16 bits kan <x>k voordelig zijn (het schuifregister 30 is meestal 2 of meer keer langer dan schuifregister 34: het beschreven testsysteem is namelijk vooral voordelig voor ingewikkelde schakelingen). In plaats van de enkele EXCLUSIEF-OF-poort 32 kunnen I meerdere teruggekoppelde poorten worden gebruikt tussen de trappen, qp eenzelfde manier als gebruikelijk bij maximum lengte registers. Het is ook mogelijk om de informatietoevoer aan schuifregister 30 te realiseren vanuit de uitgang van EXCLUSIEF-OF-poort 32 in plaats vanuit schuifregister 34 (maar dan achter schakelaar 48). Vooral is dit voordelig als : schuifregister 34 een speciale terugstelingang bezit. Dan kan de test sneller worden gedaan want elke cyclus kost maar 12 klokpulsperioden.
De winst in praktische gevalen is dan veel kleiner, bijvoorbeeld een faktor 128/136. De vergelijking in element 46 kan serieel in plaats van parallel worden uitgevoerd. Als een initieel testpatroon van allemaal ; "O" signalen voordelig is kan dit worden gerealiseerd met terugstel-ingangen op registers 30, 34 en dan kan schakelaar 48 vervallen. De test methode is voordelig toepasbaar op dynamische MOS-logika.
800 4 1 76
Claims (2)
1. Inrichting voor het verwerken van digitale signalen middels kombinatorisch werkende en sekwentieel werkende logische elementen, waarbij voor het testen van de inrichting uit genoemde sekwentieel werkende elementen een eerste schuifregister vormbaar is met een eerste 5 serie-ingang, een eerste serie-uitgang, een eerste parallel-uitgang cm een opgeslagen datapatroon aan verdere elementen van de schakeling ter bewerking toe te voeren en een eerste parallel-ingang cm vervolgens een resultaat-patroon van genoemde bewerking te ontvangen en waarbij met genoemde eerste serie-ingang een testpatroongenerator en met genoem-10 de eerste serieuitgang een verifikatie-inrichting is verbonden, met het kenmerk, dat de verifikatieinrichting een tweede schuifregister bevat met een tweede serie-ingang en een tweede serieuitgang dat genoemde tweede serieingang is gekoppeld met de eerste serie-uitgang, dat het tweede schuifregister vanuit de tweede serie-uitgang voorzien is van een 15 terugkoppelschakeling om middels tenminste één EXCLUSIEF-OF-element een voortlopend meerbits sompatroon van de achtereenvolgens ontvangen re-sultaatpatronen te vormen, dat genoemde eerste serie-ingang verbonden is met een uitgang van genoemde terugkoppelschakeling ter realisering van genoemde testpatroongenerator dat voorts een uitgang van genoemd 20 tweede schuifregister tesamen met een uitgang van een ver if ikatiepa-troongenerator, op een vergelijkelement is aangesloten, dat genoemd eerste en tweede schuifregister voorzien zijn van middelen om voor het begin van een test een initieel signaalpatroon te ontvangen en dat de verifikatie-inrichting voorzien is van een aktiveringsingang cm aan het 25 eind van een test een aktiveringssignaal te ontvangen.
2. Inrichting volgens conclusie 1, met het kenmerk, dat genoemde terugkoppelschakeling bestaat uit een enkele EXCLUSIEF-OF-poort die de uitgangssignalen van eerste en tweede schuifregister ontvangt. 30 35 800 4 1 76
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8004176A NL8004176A (nl) | 1980-07-21 | 1980-07-21 | Inrichting voor het testen van een schakeling met digitaal werkende en kombinatorisch werkende onderdelen. |
DE19813124902 DE3124902A1 (de) | 1980-07-21 | 1981-06-25 | "anordnung zur pruefung einer schaltung mit kombinatorisch und mit sequentiell arbeitenden logischen elementen" |
US06/282,625 US4435806A (en) | 1980-07-21 | 1981-07-13 | Device for testing a circuit comprising sequential and combinatorial logic elements |
GB8122190A GB2080551B (en) | 1980-07-21 | 1981-07-17 | Device for testing a circuit comprising sequential and combinatorial parts |
FR8114066A FR2487076A1 (fr) | 1980-07-21 | 1981-07-20 | Dispositif pour le controle d'un circuit comportant des elements a fonctionnement numerique et a fonctionnement combinatoire |
JP56112381A JPS5752950A (en) | 1980-07-21 | 1981-07-20 | Digital signal processor |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8004176 | 1980-07-21 | ||
NL8004176A NL8004176A (nl) | 1980-07-21 | 1980-07-21 | Inrichting voor het testen van een schakeling met digitaal werkende en kombinatorisch werkende onderdelen. |
Publications (1)
Publication Number | Publication Date |
---|---|
NL8004176A true NL8004176A (nl) | 1982-02-16 |
Family
ID=19835648
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
NL8004176A NL8004176A (nl) | 1980-07-21 | 1980-07-21 | Inrichting voor het testen van een schakeling met digitaal werkende en kombinatorisch werkende onderdelen. |
Country Status (6)
Country | Link |
---|---|
US (1) | US4435806A (nl) |
JP (1) | JPS5752950A (nl) |
DE (1) | DE3124902A1 (nl) |
FR (1) | FR2487076A1 (nl) |
GB (1) | GB2080551B (nl) |
NL (1) | NL8004176A (nl) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2512980B1 (nl) * | 1981-09-14 | 1983-12-23 | Aero Etudes Conseils | |
US4495628A (en) * | 1982-06-17 | 1985-01-22 | Storage Technology Partners | CMOS LSI and VLSI chips having internal delay testing capability |
HU186083B (en) * | 1982-06-24 | 1985-05-28 | Tungsram Reszvenytarsasag | System of automobile headlights |
US4493077A (en) * | 1982-09-09 | 1985-01-08 | At&T Laboratories | Scan testable integrated circuit |
US4519078A (en) * | 1982-09-29 | 1985-05-21 | Storage Technology Corporation | LSI self-test method |
US4513418A (en) * | 1982-11-08 | 1985-04-23 | International Business Machines Corporation | Simultaneous self-testing system |
US4553236A (en) * | 1983-01-25 | 1985-11-12 | Storage Technology Partners | System for detecting and correcting errors in a CMOS computer system |
EP0129508B1 (fr) * | 1983-05-25 | 1987-01-21 | Battelle Memorial Institute | Procédé d'examen et de test d'un dispositif électrique du type des circuits intégrés ou imprimés |
US4551838A (en) * | 1983-06-20 | 1985-11-05 | At&T Bell Laboratories | Self-testing digital circuits |
US4575674A (en) * | 1983-07-01 | 1986-03-11 | Motorola, Inc. | Macrocell array having real time diagnostics |
GB8327753D0 (en) * | 1983-10-17 | 1983-11-16 | Robinson G D | Test generation system |
US5007018A (en) * | 1983-11-10 | 1991-04-09 | General Signal Corp. | Vital processor implemented with non-vital hardware |
US4831521A (en) * | 1983-11-10 | 1989-05-16 | General Signal Corporation | Vital processor implemented with non-vital hardware |
JPS61141022A (ja) * | 1984-12-14 | 1986-06-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | キ−ボ−ド・インタ−フエ−ス回路の試験装置 |
GB8432533D0 (en) * | 1984-12-21 | 1985-02-06 | Plessey Co Plc | Integrated circuits |
NL8502476A (nl) * | 1985-09-11 | 1987-04-01 | Philips Nv | Werkwijze voor het testen van dragers met meerdere digitaal-werkende geintegreerde schakelingen, drager voorzien van zulke schakelingen, geintegreerde schakeling geschikt voor het aanbrengen op zo'n drager, en testinrichting voor het testen van zulke dragers. |
US4672307A (en) * | 1985-12-20 | 1987-06-09 | University Of Southern California | Simplified delay testing for LSI circuit faults |
JPH0221302U (nl) * | 1988-07-27 | 1990-02-13 | ||
US5390191A (en) * | 1992-01-31 | 1995-02-14 | Sony Corporation | Apparatus and method for testing the interconnection between integrated circuits |
DE19604375C2 (de) * | 1996-02-07 | 1999-04-29 | Martin Kuboschek | Verfahren zur Auswertung von Testantworten zu prüfender digitaler Schaltungen und Schaltungsanordnung zur Durchführung des Verfahrens |
US6735543B2 (en) * | 2001-11-29 | 2004-05-11 | International Business Machines Corporation | Method and apparatus for testing, characterizing and tuning a chip interface |
-
1980
- 1980-07-21 NL NL8004176A patent/NL8004176A/nl not_active Application Discontinuation
-
1981
- 1981-06-25 DE DE19813124902 patent/DE3124902A1/de active Granted
- 1981-07-13 US US06/282,625 patent/US4435806A/en not_active Expired - Lifetime
- 1981-07-17 GB GB8122190A patent/GB2080551B/en not_active Expired
- 1981-07-20 JP JP56112381A patent/JPS5752950A/ja active Granted
- 1981-07-20 FR FR8114066A patent/FR2487076A1/fr active Granted
Also Published As
Publication number | Publication date |
---|---|
US4435806A (en) | 1984-03-06 |
JPS5752950A (en) | 1982-03-29 |
DE3124902C2 (nl) | 1989-11-16 |
GB2080551B (en) | 1984-06-13 |
FR2487076A1 (fr) | 1982-01-22 |
JPS6232511B2 (nl) | 1987-07-15 |
GB2080551A (en) | 1982-02-03 |
FR2487076B1 (nl) | 1983-02-04 |
DE3124902A1 (de) | 1982-05-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
NL8004176A (nl) | Inrichting voor het testen van een schakeling met digitaal werkende en kombinatorisch werkende onderdelen. | |
US5878055A (en) | Method and apparatus for verifying a single phase clocking system including testing for latch early mode | |
US3573751A (en) | Fault isolation system for modularized electronic equipment | |
US4713605A (en) | Linear feedback shift register for circuit design technology validation | |
CN101019035A (zh) | 精确时间测量仪器和方法 | |
CN105717851A (zh) | 使用具有计数状态的有限状态机的实时触发 | |
CN104425037B (zh) | 可重配置电路及其解码器 | |
US4059749A (en) | Digital monitor | |
CN116956801B (zh) | 芯片验证方法、装置、计算机设备和存储介质 | |
US20150371719A1 (en) | Systems and methods for testing performance of memory modules | |
US6883127B2 (en) | Comparison circuit and method for verification of scan data | |
JP2002176354A (ja) | 半導体装置 | |
US20190178940A1 (en) | System For Using Different Scan Chains To Test Differential Circuit, And Method Thereof | |
JP2003515747A (ja) | 回路の単一ピンにテストパターンを供給する方法及び集積回路 | |
JPH0545418A (ja) | タイミング校正装置 | |
US7558722B2 (en) | Debug method for mismatches occurring during the simulation of scan patterns | |
US20020172311A1 (en) | Large-input-delay variation tolerant (lidvt) receiver adopting FIFO mechanism | |
JP2592533B2 (ja) | Ss受信機のpn符号初期同期装置 | |
JP4120857B2 (ja) | 試験装置 | |
JPH0455774A (ja) | 同期型ff間のオーバディレイテスト方式 | |
US20050025191A1 (en) | Pseudorandom data pattern verifier with automatic synchronization | |
Sivaranjani et al. | Design and Analysis of UART Protocol with Sec-Ded and Implementation on FPGA | |
US7401106B2 (en) | Maximum change data pattern | |
CN108809321B (zh) | 一种矩阵式键盘操作识别及编码方法 | |
JP4578024B2 (ja) | タイミング検証装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A1B | A search report has been drawn up | ||
A85 | Still pending on 85-01-01 | ||
BV | The patent application has lapsed |