CN101165808A - 顺序输出熔丝切断信息的半导体器件和测试*** - Google Patents
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Abstract
半导体器件包括多个熔丝,以及分别电连接到所述多个熔丝的多个锁存器电路。将所述多个锁存器电路配置为存储来自所述多个熔丝的相应熔丝切断信息,然后通过所述锁存器电路顺序传送所述熔丝切断信息,以输出指示所述多个熔丝的熔丝切断状态的顺序数据。
Description
相关申请的交叉参考
本申请要求于2006年10月18日向韩国专利局提交的韩国专利申请No.10-2006-0101559的优先权,通过参考将其整个公开合并于此。
技术领域
本发明总体涉及半导体器件,更具体地说,本发明涉及半导体器件中的熔丝测试。
背景技术
在半导体器件中利用熔丝来执行诸如控制半导体器件的特定DC电压的输出之类的各种功能。这些功能的适当执行很大地依赖于所选择的熔丝的精确切断以创造所需要的开路条件。如果没有将所选择的熔丝可靠或者准确地切断,则半导体器件可能遭受到性能下降的影响。
发明内容
根据本发明的方面,提供半导体器件,其包括多个熔丝和与多个熔丝分别地电连接的多个锁存电路。将多个锁存电路进行配置以存储来自多个熔丝的相应熔丝切断信息,然后通过锁存电路顺序地将该熔丝切断信息进行传送以输出指示多个熔丝的熔丝切断状态的顺序数据。
根据本发明的另一个方面,提供半导体器件,其包括每个都包括至少一个熔丝的第一到第n熔丝组和第一到第n锁存器,其中n是正整数。第一到第n熔丝组输出指示相应至少一个熔丝是否处于切断状态中的第一到第n熔丝切断信息。第一到第n锁存器分别锁存从相应第一到第n熔丝组输出的第一到第n熔丝切断信息。将第一到第n锁存器配置为选择性地传送第一到第n熔丝切断信息,以从第n锁存器顺序输出。
根据本发明的再一个方面,提供测试***,其包括多个熔丝、多个锁存电路和测试设备。将多个锁存电路相应电连接到多个熔丝,并且配置为存储来自多个熔丝的相应熔丝切断信息,然后通过锁存器顺序传送熔丝切断信息以输出指示多个熔丝的熔丝切断状态的顺序数据。测试设备基于指示多个熔丝的熔丝切断状态的顺序数据来输出熔丝切断错误信息。
附图说明
参照附图,从下面的详细说明中,本发明的上面和其他方面和优点将变得显而易见,其中:
图1是根据本发明实施方式的半导体器件的框图;
图2是根据本发明实施方式的图1中所示的半导体器件的电路图;和
图3是用于说明根据本发明实施方式的图1中所示的半导体器件的时序图。
具体实施方式
下面,将参照附图来详细描述本发明的示例和非限制性实施方式。在全部附图中,类似的附图标记指示类似的元件。
图1是根据本发明实施方式的半导体器件100的框图。如图所示,本例的半导体器件100包括熔丝单元110、多个复用器MUX<2:n>、锁存器单元150和比较器190。
熔丝单元110包括多个(n)熔丝组110_<1:n>,其每一个都包括一个或多个熔丝。为了便于说明,将参照图2在后面显示例子,其中每个熔丝组110_1、110_2、...、110n包括单个熔丝。熔丝组110_<1:n>输出指示是否已经切断了其熔丝的相应熔丝信息FINFO[<1:n>]。例如,当对应熔丝组110的熔丝已经被切断时熔丝信息FINFO可以是第一电压,而当该熔丝没有被切断时是第二电压。
还参照图1,锁存器单元150包括多个(n)锁存器150_<1:n>。将锁存器150_<1:n>中的每一个的输出进行连接以从熔丝组110_<1:n>接收相应的熔丝信息FINFO[<1:n>]。
在图1的示例中,锁存器150_<1:n>通过复用器MUX<2:n>串连。
更具体地说,每个复用器MUX<m>(其中m等于2到n)具有连接到锁存器150_<m-1>的输出的一个输入(“0”),和连接到锁存器150_<m>的输入的输出。每个复用器MUX<m>的另一个输入(“1”)连接到熔丝组110_<m>的输出。
每个复用器MUX<m>响应于扫描允许信号SCAN_EN将熔丝切断信息FINFO<m>或者顺序在前的锁存器150_<m-1>的输出施加到对应锁存器150_<m>的输入。进一步,锁存器150_<1:n>的每一个响应于扫描时钟信号SCAN_CLK的激活将其输入锁存到其输出。
这样,如将在下面说明的那样,可以将熔丝切断信息FINFO[1]、FINFO[2]、...、FINFO[n]装载到相应的锁存器150_<1:n>,然后通过锁存器150_<1:n>被顺序传送。在本例中,来自第n锁存器150_n的顺序输出信号将以该顺序指示熔丝切断信息FINFO[n]、FINFO[n-1]、...、FINFO[1]。
更精确地说,当扫描允许信号SCAN_EN去激活,复用器MUX<2:n>输出相应的熔丝切断信息FINFO[<2:n>]。这样,当激活扫描时钟SCAN_CLK时,将熔丝切断信息FINFO[<1:n>]相应地装载到锁存器150_<1:n>中。也就是说,在本例中,将熔丝切断信息FINFO[1]直接装载到锁存器150_1,同时通过相应复用器MUX<2:n>将熔丝切断信息FINFO[<2:n>装载到锁存器150_<2:n>。
然后,当扫描允许信号SCAN_EN被激活时,每个复用器MUX<m>将顺序在前的锁存器150_<m-1>的输出施加到对应锁存器150_<m>的输入。在这种情况下,在扫描时钟SCAN_CLK被激活的任何时候,都通过锁存器150_<1:n>顺序传送熔丝切断信息。来自第n锁存器150_n的顺序输出信号将以该顺序地指示熔丝切断信息FINFO[n]、FINFO[n-1]、...、FINFO[1]。
在本发明的实施方式中,参照图1,半导体器件100可以进一步包括比较器190。比较器190将从第n锁存器150_n顺序输出的熔丝切断信息FINFO[n]、FINFO[n-1]、...、F1NFO[1]与用户所设置的对应熔丝切断信息FCUT[n]、FCUT[n-1]、...、FCUT[1]进行比较。进一步,比较器190基于比较结果输出熔丝切断错误信息LOC_FAIL[n]到LOC_FAIL[1]。
比较器190例如可以执行XOR运算或者XNOR运算。在XOR运算的情况下,每当比较结果显示熔丝信息FINFO[1:n]与对应设置的熔丝比较信息FCUT[1:n]不同时,熔丝切断错误信息LOC_FAIL[1:n]都是逻辑“1”。在XNOR运算的情况下,每当比较结果显示熔丝信息FINFO[1:n]与对应设置的熔丝比较信息FCUT[1:n]不同时,熔丝切断错误信息LOC_FAIL[1:n]都是逻辑“0”。
图2是根据本发明实施方式的图1所示的半导体器件100的示例电路图。在图1和图2中,类似的附图标记表示类似的元件,而且在下面为了避免冗余省略了对图2的详细操作描述。
参照图2,熔丝组110_<1:n>的每一个都包括相应熔丝FUSE_<1:n>和相应晶体管TR<1:n>1和TR<1:n>2。下面描述熔丝组110_1,而且应该理解,其余的熔丝组110_<2:n>以类似的方式操作。
参照图2的熔丝组1101,将熔丝FUSE_1连接到在第一参考电压(例如,VDD)和节点NODE1之间,而且将晶体管TR11和TR12并行地连接在节点NODE1和第二参考电压(例如,接地电压)之间。假设在熔丝切断信息输出期间,熔丝模式信号PWR保持逻辑高。当将熔丝FUSE1切断时,晶体管TR11和TR12允许节点NODE1的电压变低。具体地,晶体管TR11使得节点NODE1的电压变低。因此,反相器I11的输出变高并且将晶体管TR11导通。因此,晶体管TR12使得节点NODE1的电压变得更低。如果没有切断熔丝FUSE1,则电源电压VDD的施加使得节点NODE1的电压变高。具体地,VDD使得节点NODE1的电压变高。在这种情况下,将晶体管TR11导通。但是,晶体管TR11的电容通常较小。因此,晶体管TR11对节点NODE1的电压具有比对VDD更小的影响。因此,根据熔丝FUSE_1、FUSE_2、...、FUSE_n是否被切断,每个熔丝切断信息FINFO[1]、FINFO[2]、...、FINFO[n]具有高电压或者低电压。
扫描时钟SCAN_CLK可以是半导体器件100的内部时钟。而且如图2中所示,半导体器件100可以进一步包括产生扫描时钟SCAN_CLK的扫描时钟发生器170。扫描时钟发生器170例如可以从外部时钟EX_CLK和扫描允许信号SCAN_EN的组合中产生扫描时钟SCAN_CLK。例如,扫描时钟发生器170可以是AND门。在这种情况下,只有当扫描允许信号SCAN_EN被激活时才产生扫描时钟SCAN_CLK。
如上所述,当扫描时钟SCAN_CLK被激活时,第一到第n锁存器150_1、150_2、...、150_n锁存熔丝切断信息FINFO[1]、FINFO[n-12]、...、FINFO[n]或者将它们传送到它们随后的锁存器。
第一到第n锁存器150_1、150_2、...、150_n可以是如图2中所示的触发器电路。触发器响应于扫描时钟SCAN_CLK,经由它们的输入端D接收熔丝切断信息FINFO[1]、FINFO[n-12]、...、FINFO[n],并且经由它们的输出端Q输出相同的信息。
如图2中所示,半导体器件100可以进一步包括串行连接到触发器电路150_[1:n]的输出的多个延迟电路(例如,反相器)I[1:n]1到I[1:n]3。本领域的技术人员应该理解,可以利用延迟电路来并行地输出熔丝切断信息FINFO[1:n]。
图3是示出图1的半导体器件100的操作的时序图。
如上所述,将复用器MUX2到MUXn进行初始设置以分别选择从熔丝组110_1、110_2、...、110_n输出的熔丝切断信息FINFO[1]、FINFO[n-12]、...、FINFO[n]。然后,扫描允许信号SCAN_EN被激活,其导致复用器MUX2到MUXn顺序传送熔丝切断信息FINFO[1]、FINFO[2]、...、FINFO[n],FINFO[1]、FINFO[2]、...、FINFO[n]最终作为锁存数据LATCH[n]从锁存器150_n输出。
图3示出了扫描时钟信号SCAN_CLK和从锁存器150_n输出的锁存数据LATCH[n]。如上所述,锁存数据LATCH[n]包括熔丝切断信息FINFO[n]、FINFO[n-1]、...、FINFO[1]。图3还图解了用户设置的熔丝切断数据FCUT。用户设置的熔丝切断数据FCUT包括设置的熔丝切断信息FCUT[n]、FCUT[n-1]、...、FCUT[1]。如图3中所示,每当熔丝切断信息FINFO[n:1]不能与对应设置的熔丝切断信息FCUT[n:1]匹配时,比较结果输出信号LOC_FAIL都是逻辑“高”。
如上所述,根据本发明的半导体器件和测试***能够通过利用串连的多个锁存器顺序地输出多个熔丝切断信息,从而帮助检查是否发生熔丝切断错误。
虽然已经参照其示例实施方式具体示出和描述了本发明,但是本领域的技术人员应该理解,在不偏离所附权利要求所限定的本发明的精神和范围的情况下,可以在形式和细节上进行各种改变。
Claims (16)
1.一种半导体器件,包括:
多个熔丝;
多个锁存器电路,分别电连接到所述多个熔丝,将所述多个锁存器电路配置为存储来自所述多个熔丝的相应熔丝切断信息,然后顺序地将所述熔丝切断信息通过所述锁存器电路进行传送,以输出指示所述多个熔丝的熔丝切断状态的顺序数据。
2.根据权利要求1所述的半导体器件,还包括多个复用器,其每一个都响应于扫描允许信号将从对应锁存器之前的锁存器输出的熔丝切断信息和对应熔丝的熔丝切断信息之一选择性地输出到该对应锁存器。
3.根据权利要求2所述的半导体器件,其中,所述复用器的每一个都输出对应熔丝的熔丝切断信息,然后将从该之前锁存器接收来的熔丝切断信息输出到该对应锁存器。
4.根据权利要求1所述的半导体器件,还包括比较器,其将指示所述多个熔丝的熔丝切断状态的所述顺序数据与用户设置的熔丝切断信息进行比较,并且基于比较结果输出熔丝切断错误信息。
5.一种半导体器件,包括:
第一到第n熔丝组,每个都包括至少一个熔丝,其中n是正整数,所述第一到第n熔丝组输出指示相应至少一个熔丝是否处于切断状态中的相应第一到第n熔丝切断信息;和
第一到第n锁存器,分别锁存从相应第一到第n熔丝组输出的第一到第n熔丝切断信息;
其中将第一到第n锁存器配置为选择性地传送第一到第n熔丝切断信息以从第n锁存器顺序地输出。
6.根据权利要求5所述的半导体器件,还包括第一到第n-1复用器,其中每第m复用器包括下列部分,其中m等于1到n-1:
第一输入端,其接收第(m+1)熔丝切断信息;
第二输入端,其连接到第m锁存器的输出端;和
输出端,连接到第(m+1)锁存器的输入端。
7.根据权利要求6所述的半导体器件,其中,当扫描允许信息被去激活时每个复用器都输出第一输入,而当扫描允许信号被激活时输出第二输入。
8.根据权利要求6所述的半导体器件,其中,每个复用器可以操作以在第一模式下输出第一输入,而在随后的第二模式下输出第二输入。
9.根据权利要求5所述的半导体器件,还包括比较器,其将从第n锁存器输出的第一到第n熔丝切断信息与相应的用户设置的第一到第n熔丝切断信息比较。
10.根据权利要求9所述的半导体器件,其中所述比较器执行XOR运算或者XNOR运算。
11.根据权利要求5所述的半导体器件,其中,通过扫描时钟信号激活第一到第n锁存器的每一个。
12.根据权利要求11所述的半导体器件,其中,基于扫描允许信号和外部时钟信号来产生所述扫描时钟信号。
13.根据权利要求5所述的半导体器件,其中,第一到第n锁存器的每一个都是触发器电路。
14.一种测试***,包括:
多个熔丝;
多个锁存器电路,分别电连接到所述多个熔丝,将所述多个锁存器电路配置为存储来自所述多个熔丝的相应熔丝切断信息,然后通过所述锁存器电路顺序地将所述熔丝切断信息进行传送以输出指示所述多个熔丝的熔丝切断状态的顺序数据;和
测试设备,其基于指示所述多个熔丝的熔丝切断状态的所述顺序数据来输出熔丝切断错误信息。
15.根据权利要求14所述的测试***,其中,所述半导体器件还包括多个复用器,其每一个都响应于扫描允许信号,选择性地输出从对应锁存器之前的锁存器接收来的熔丝切断信息和熔丝的熔丝切断信息中之一到对应锁存器。
16.根据权利要求14所述的测试***,其中,所述测试设备将指示所述多个熔丝的熔丝切断状态的所述顺序数据与用户设置的熔丝切断信息进行比较,并且基于比较结果输出熔丝切断错误信息。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102403042A (zh) * | 2010-09-07 | 2012-04-04 | 英飞凌科技股份有限公司 | 基于锁存器的存储器设备 |
CN102714060A (zh) * | 2010-01-21 | 2012-10-03 | 国际商业机器公司 | 成对的可编程熔断器 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010206114A (ja) * | 2009-03-05 | 2010-09-16 | Renesas Electronics Corp | 電気ヒューズのテスト方法、及び電気ヒューズ回路 |
KR101048795B1 (ko) * | 2009-07-10 | 2011-07-15 | 주식회사 하이닉스반도체 | 반도체 장치 |
KR20110012401A (ko) * | 2009-07-30 | 2011-02-09 | 주식회사 하이닉스반도체 | 퓨즈 정보 검출 회로 |
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CN105281728B (zh) * | 2014-06-12 | 2018-06-15 | 华邦电子股份有限公司 | 半导体装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07182899A (ja) | 1993-12-22 | 1995-07-21 | Nec Corp | 半導体記憶装置 |
US5677917A (en) | 1996-04-29 | 1997-10-14 | Motorola, Inc. | Integrated circuit memory using fusible links in a scan chain |
US6363020B1 (en) * | 1999-12-06 | 2002-03-26 | Virage Logic Corp. | Architecture with multi-instance redundancy implementation |
KR100385950B1 (ko) | 2001-01-15 | 2003-06-02 | 삼성전자주식회사 | 자동 퓨징 회로 |
JP2003031666A (ja) | 2001-07-12 | 2003-01-31 | Mitsubishi Electric Corp | 半導体デバイスまたは半導体ウェハ一括のテスト装置及びテスト方法 |
US6943560B1 (en) * | 2002-06-27 | 2005-09-13 | Cypress Semiconductor Corp. | Method to facilitate testing of laser fuses |
US7089136B2 (en) * | 2003-07-18 | 2006-08-08 | International Business Machines Corporation | Method for reduced electrical fusing time |
JP4375668B2 (ja) | 2004-04-13 | 2009-12-02 | 株式会社日立製作所 | 半導体集積回路装置 |
-
2006
- 2006-10-18 KR KR1020060101559A patent/KR20080035208A/ko not_active Application Discontinuation
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2007
- 2007-10-18 CN CNA2007101671018A patent/CN101165808A/zh active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102714060A (zh) * | 2010-01-21 | 2012-10-03 | 国际商业机器公司 | 成对的可编程熔断器 |
CN102403042A (zh) * | 2010-09-07 | 2012-04-04 | 英飞凌科技股份有限公司 | 基于锁存器的存储器设备 |
CN102403042B (zh) * | 2010-09-07 | 2015-11-25 | 英飞凌科技股份有限公司 | 基于锁存器的存储器设备 |
Also Published As
Publication number | Publication date |
---|---|
KR20080035208A (ko) | 2008-04-23 |
US20080094071A1 (en) | 2008-04-24 |
US7511509B2 (en) | 2009-03-31 |
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