JPS6259396B2 - - Google Patents
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- JPS6259396B2 JPS6259396B2 JP54011165A JP1116579A JPS6259396B2 JP S6259396 B2 JPS6259396 B2 JP S6259396B2 JP 54011165 A JP54011165 A JP 54011165A JP 1116579 A JP1116579 A JP 1116579A JP S6259396 B2 JPS6259396 B2 JP S6259396B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〈技術分野〉
本発明は電子機器内の記憶装置としてダイナミ
ツクメモリ（ダイナミツクRAM）を装備する場
合の該メモリリフレツシユの為の駆動装置に関す
るものである。
ツクメモリ（ダイナミツクRAM）を装備する場
合の該メモリリフレツシユの為の駆動装置に関す
るものである。
特に本発明は前記ダイナミツクメモリのリフレ
ツシユを通常の動作モードと電池によるバツクア
ツプ時のモードとではその制御系を変え、個々の
モードで最適な回路を構成させ、小型の電池でも
長期のメモリバツクアツプを可能とし、該ダイナ
ミツクメモリの応用範囲の拡大に奇与できるよう
にしたものである。
ツシユを通常の動作モードと電池によるバツクア
ツプ時のモードとではその制御系を変え、個々の
モードで最適な回路を構成させ、小型の電池でも
長期のメモリバツクアツプを可能とし、該ダイナ
ミツクメモリの応用範囲の拡大に奇与できるよう
にしたものである。
〈従来技術〉
最近、ダイナミツクメモリとしてのダイナミツ
クRAM（ランダムアクセスメモリ）はその他の
RAM（スタテイク、Ｃ−MOS等）に較べてメモ
リ容量が大きく、低価格化によつて比較的小型の
電子機器にも用いられるようになつたが、その性
質上データ保持のためのメモリリフレツシユが必
要であること、そのための周辺回路が複雑である
こと、またダイナミツクRAM自体の消費電力が
Ｃ−MOS RAMに較べて非常に大きいために殆
どの用途がメモリバツクアツプ（BACKUP）を
必要としない外部メモリ若しくはそのバツフアメ
モリに限定されて使用されていた。
クRAM（ランダムアクセスメモリ）はその他の
RAM（スタテイク、Ｃ−MOS等）に較べてメモ
リ容量が大きく、低価格化によつて比較的小型の
電子機器にも用いられるようになつたが、その性
質上データ保持のためのメモリリフレツシユが必
要であること、そのための周辺回路が複雑である
こと、またダイナミツクRAM自体の消費電力が
Ｃ−MOS RAMに較べて非常に大きいために殆
どの用途がメモリバツクアツプ（BACKUP）を
必要としない外部メモリ若しくはそのバツフアメ
モリに限定されて使用されていた。
一方、メモリバツクアツプを必要とする使用の
場合にはこのダイナミツクRAM周辺回路に必要
な電源のAC入力をOFFしない方式（常時AC入
力をダイナミツクRAM周辺回路の電源部に供給
させる方式）、或いは大容量の電池によつて装置
全体のバツクアツプを行つているのが一般的であ
つた。
場合にはこのダイナミツクRAM周辺回路に必要
な電源のAC入力をOFFしない方式（常時AC入
力をダイナミツクRAM周辺回路の電源部に供給
させる方式）、或いは大容量の電池によつて装置
全体のバツクアツプを行つているのが一般的であ
つた。
この前者のものではダイナミツクRAM周辺回
路に装置（機器）のAC電源入力と別個に今一つ
のAC電源入力を必要として回路構成が複雑化し
高価にもなる。また後者についてはその概略構成
を第１図に示し、今少し説明する。
路に装置（機器）のAC電源入力と別個に今一つ
のAC電源入力を必要として回路構成が複雑化し
高価にもなる。また後者についてはその概略構成
を第１図に示し、今少し説明する。
この第１図において、装置１にはAC側電源２
が電力供給されていると共にこのAC側電源２の
動作状態を検出手段４で検出している。そして、
装置１はこの演算制御部（CPU）５によつて制
御され、該演算制御部（CPU）５の動作に従つ
てダイナミツクRAM７の制御回路６がデータの
書込み、読出時のRAM選択やアドレス指定、メ
モリリフレツシユ等の動作を行う。
が電力供給されていると共にこのAC側電源２の
動作状態を検出手段４で検出している。そして、
装置１はこの演算制御部（CPU）５によつて制
御され、該演算制御部（CPU）５の動作に従つ
てダイナミツクRAM７の制御回路６がデータの
書込み、読出時のRAM選択やアドレス指定、メ
モリリフレツシユ等の動作を行う。
また、上記装置１には電池電源３からも電源供
給されるようになつており、上記検出手段４が
AC側電源２が非動作状態になつた時に電池電源
３を動作させて該電源３から装置１に電力供給し
そして演算制御部（CPU）５のもとにダイナミ
ツクRAM７をリフレツシユさせるものである。
給されるようになつており、上記検出手段４が
AC側電源２が非動作状態になつた時に電池電源
３を動作させて該電源３から装置１に電力供給し
そして演算制御部（CPU）５のもとにダイナミ
ツクRAM７をリフレツシユさせるものである。
〈従来技術の問題点〉
従つて、このものでは電池電源３によるバツク
アツプ時に装置１全体のバツクアツプを必要とす
るので大容量の電池を必要とし、しかも高価にな
るという問題を有している。
アツプ時に装置１全体のバツクアツプを必要とす
るので大容量の電池を必要とし、しかも高価にな
るという問題を有している。
〈発明の目的〉
本発明は上記した電池電源でバツクアツプさせ
る場合に、特にダイナミツクメモリのリフレツシ
ユタイミング信号の出力時のみ電力供給させるよ
うになし、その結果バツクアツプ時に不要な回路
に電力供給をすることなく、小型電池でも長期の
メモリバツクアツプを可能としたものである。
る場合に、特にダイナミツクメモリのリフレツシ
ユタイミング信号の出力時のみ電力供給させるよ
うになし、その結果バツクアツプ時に不要な回路
に電力供給をすることなく、小型電池でも長期の
メモリバツクアツプを可能としたものである。
〈実施例〉
以下本発明について説明すると、第２図は本発
明に係るブロツク回路図を示しており、図におい
て２１は各種制御信号を発生し、データ処理を行
なう演算制御部（CPU）であつてデータバスラ
インL9を介してダイナミツクRAM２７と接続
し、また該制御部には本体電源（AC電源）２２
と、この電源の異常状態を検出する電源異常検出
回路２３、第１の制御手段２４、第３の制御手段
２６更には後述する検出回路３０がそれぞれ接続
されている。
明に係るブロツク回路図を示しており、図におい
て２１は各種制御信号を発生し、データ処理を行
なう演算制御部（CPU）であつてデータバスラ
インL9を介してダイナミツクRAM２７と接続
し、また該制御部には本体電源（AC電源）２２
と、この電源の異常状態を検出する電源異常検出
回路２３、第１の制御手段２４、第３の制御手段
２６更には後述する検出回路３０がそれぞれ接続
されている。
上記第１の制御手段２４は本体電源２２の電力
供給により動作状態となり、上記演算制御部２１
の動作と相俟つて即ち演算制御部２１からの制御
バスラインL3を介する制御信号に応答してダイ
ナミツクRAM２７に対するデータの書込み或い
はデータの読出し時のRAM選択・メモリリフレ
ツシユ等のタイミング信号の発生及び書込み、読
出し制御を行うものであつて、たとえばライン
L1にリフレツシユ信号を出力し、ラインL11に書
込み、読出しの指示信号を出力し、また、ライン
L2にメモリアクセス或いはメモリリフレツシユ
のタイミング信号を出力し、更にラインL8にク
ロツク信号を出力する。
供給により動作状態となり、上記演算制御部２１
の動作と相俟つて即ち演算制御部２１からの制御
バスラインL3を介する制御信号に応答してダイ
ナミツクRAM２７に対するデータの書込み或い
はデータの読出し時のRAM選択・メモリリフレ
ツシユ等のタイミング信号の発生及び書込み、読
出し制御を行うものであつて、たとえばライン
L1にリフレツシユ信号を出力し、ラインL11に書
込み、読出しの指示信号を出力し、また、ライン
L2にメモリアクセス或いはメモリリフレツシユ
のタイミング信号を出力し、更にラインL8にク
ロツク信号を出力する。
一方、上記第３の制御手段２６の場合、本体電
源２２の電力供給により動作状態となつた時（通
常モード時と称す。）は、上記演算制御部２１、
第１の制御手段２４及び第２の制御手段２５から
ラインL2，L3，L6を介して転送されてくるメモ
リアクセス或いはメモリリフレツシユのタイミン
グ信号、メモリアクセスのアドレス制御信号、メ
モリリフレツシユのアドレス制御信号等に応答し
てラインL4にメモリアクセス或いはメモリリフ
レツシユのアドレス信号を出力するように動作し
また電池電源（DC電源）２９の電力供給により
動作状態となつた時（バツクアツプモード時と称
す。）は、第２の制御手段２５からラインL5，L6
を介して転送されてくるメモリリフレツシユのタ
イミング信号及びメモリリフレツシユのアドレス
制御信号に応答してラインL4にメモリリフレツ
シユアドレス信号を出力するように動作するもの
である。
源２２の電力供給により動作状態となつた時（通
常モード時と称す。）は、上記演算制御部２１、
第１の制御手段２４及び第２の制御手段２５から
ラインL2，L3，L6を介して転送されてくるメモ
リアクセス或いはメモリリフレツシユのタイミン
グ信号、メモリアクセスのアドレス制御信号、メ
モリリフレツシユのアドレス制御信号等に応答し
てラインL4にメモリアクセス或いはメモリリフ
レツシユのアドレス信号を出力するように動作し
また電池電源（DC電源）２９の電力供給により
動作状態となつた時（バツクアツプモード時と称
す。）は、第２の制御手段２５からラインL5，L6
を介して転送されてくるメモリリフレツシユのタ
イミング信号及びメモリリフレツシユのアドレス
制御信号に応答してラインL4にメモリリフレツ
シユアドレス信号を出力するように動作するもの
である。
ここで、第３の制御手段２６への電池電源２９
の電力供給は上記第２の制御手段２５が出力する
メモリリフレツシユのタイミング信号の出力時の
みとなつており、この制御は該タイミング信号を
導入する電源制御手段２８によつて行われる。
の電力供給は上記第２の制御手段２５が出力する
メモリリフレツシユのタイミング信号の出力時の
みとなつており、この制御は該タイミング信号を
導入する電源制御手段２８によつて行われる。
第２の制御手段２５は本体電源２２或いは電池
電源２９の電力供給により動作状態となるが、本
体電源２２によつて動作状態となつた時は第１の
制御手段２４からのクロツク信号をラインL8を
介して受入し、ラインL6にメモリリフレツシユ
のアドレス制御信号を出力し、また電池電源２９
により動作状態となつた時はラインL5，L6，L7
にそれぞれメモリリフレツシユのタイミング信
号、メモリリフレツシユのアドレス制御信号及び
メモリリフレツシユ信号を出力するように動作す
るものである。従つて、後述するように第２の制
御手段２５は発振器とタイミングカウンターを含
み、前記カウンターは本体電源２２の電源供給時
にはラインL8よりのクロツク信号に基づいて動
作しまた電池電源２９の電力供給時に発振器から
の信号に基づいて動作するようになつている。
電源２９の電力供給により動作状態となるが、本
体電源２２によつて動作状態となつた時は第１の
制御手段２４からのクロツク信号をラインL8を
介して受入し、ラインL6にメモリリフレツシユ
のアドレス制御信号を出力し、また電池電源２９
により動作状態となつた時はラインL5，L6，L7
にそれぞれメモリリフレツシユのタイミング信
号、メモリリフレツシユのアドレス制御信号及び
メモリリフレツシユ信号を出力するように動作す
るものである。従つて、後述するように第２の制
御手段２５は発振器とタイミングカウンターを含
み、前記カウンターは本体電源２２の電源供給時
にはラインL8よりのクロツク信号に基づいて動
作しまた電池電源２９の電力供給時に発振器から
の信号に基づいて動作するようになつている。
また、本体電源２２の異常状態（OFF状態）
を検出する電源異常検出回路２３の検出出力に応
答して動作する演算制御部２１のその動作状態信
号（演算制御部２１のラインL10の出力）に応答
して“Ｈ”レベル又は“Ｌ”レベルの検出信号
を出力する検出回路３０を備えている。上
記検出信号は演算制御部２１、第１の制御
手段２４のリセツト或いはリセツト解除信号とな
り、また第２の制御手段２５の両モード時におけ
る制御動作切換用に寄与する。
を検出する電源異常検出回路２３の検出出力に応
答して動作する演算制御部２１のその動作状態信
号（演算制御部２１のラインL10の出力）に応答
して“Ｈ”レベル又は“Ｌ”レベルの検出信号
を出力する検出回路３０を備えている。上
記検出信号は演算制御部２１、第１の制御
手段２４のリセツト或いはリセツト解除信号とな
り、また第２の制御手段２５の両モード時におけ
る制御動作切換用に寄与する。
以上の構成から、まず本体電源２２がON状態
の時（通常モード時）には演算制御部２１、第１
の制御手段２４、第２の制御手段２５及び第３の
制御手段２６が上記電源２２からの電力供給によ
り動作してダイナミツクRAM２７に対するデー
タの書込み、読出し制御或いはリフレツシユ制御
が成され、更に上記本体電源２２がOFF状態の
時（バツクアツプモード時）にはバツクアツプ用
電源即ち電池電源２９によつて第２の制御手段２
５、第３の制御手段２６が動作してダイナミツク
RAM２７のリフレツシユを実行するのが理解で
きるであろう。
の時（通常モード時）には演算制御部２１、第１
の制御手段２４、第２の制御手段２５及び第３の
制御手段２６が上記電源２２からの電力供給によ
り動作してダイナミツクRAM２７に対するデー
タの書込み、読出し制御或いはリフレツシユ制御
が成され、更に上記本体電源２２がOFF状態の
時（バツクアツプモード時）にはバツクアツプ用
電源即ち電池電源２９によつて第２の制御手段２
５、第３の制御手段２６が動作してダイナミツク
RAM２７のリフレツシユを実行するのが理解で
きるであろう。
次に具体的な回路構成及び各種信号のタイムチ
ヤートを第３、第４図に示し、今少し説明すると
まず第３図において〓で示すものはダイナミツク
RAM（図示せず）への信号、Ｖは本体電源２
２、ＶBはバツクアツプ用電池電源２９を示す。
ヤートを第３、第４図に示し、今少し説明すると
まず第３図において〓で示すものはダイナミツク
RAM（図示せず）への信号、Ｖは本体電源２
２、ＶBはバツクアツプ用電池電源２９を示す。
そこで今、第４図１に示すように本体電源Ｖが
動作状態にある通常モード区間では演算制御部
（CPU）２１、第１の制御手段（CS−
CONTROL回路）２４、第２の制御手段
（REFRESH−CONTROL回路）２５及び第３の
制御手段（ADRESS−MULTIPLEXER回路）２
６が上記本体電源Ｖの電力供給により動作状態に
ある。なお第４図において、２は電池電源ＶB、
４は第１の制御手段２４への供給電源、５は第２
の制御手段２５への供給電源、７は第３の制御手
段２６への供給電源のタイムチヤートを示す。
動作状態にある通常モード区間では演算制御部
（CPU）２１、第１の制御手段（CS−
CONTROL回路）２４、第２の制御手段
（REFRESH−CONTROL回路）２５及び第３の
制御手段（ADRESS−MULTIPLEXER回路）２
６が上記本体電源Ｖの電力供給により動作状態に
ある。なお第４図において、２は電池電源ＶB、
４は第１の制御手段２４への供給電源、５は第２
の制御手段２５への供給電源、７は第３の制御手
段２６への供給電源のタイムチヤートを示す。
一方、この時には電源異常検出回路２３におい
て本体電源Ｖの異常が検出されないから、上記
CPU２１からの状態信号に基づいて本体電源Ｖ
の動作状態を検出する検出回路３０からは第４図
３に示すように“Ｈ”の検出信号が出力さ
れ、この検出信号はCPU２１、第１の制御
手段（CS−CONTROL回路）２４、第２の制御
手段（REFRESH−CONTROL回路）２５及び
アンドゲート３７にそれぞれ印加される。該検出
信号を導入したCPU２１ではリセツト状態
が解除され、更に発振器とこの発振器出力により
動作するタイミングカウンターにて構成される第
２の制御手段（REFRESH−CONTROL回路）
２５では第１の制御手段（CS−CONTROL回
路）２４からラインL8を介して送られてくるク
ロツク信号に基づいてカウンターが動作するよう
に切換制御される。
て本体電源Ｖの異常が検出されないから、上記
CPU２１からの状態信号に基づいて本体電源Ｖ
の動作状態を検出する検出回路３０からは第４図
３に示すように“Ｈ”の検出信号が出力さ
れ、この検出信号はCPU２１、第１の制御
手段（CS−CONTROL回路）２４、第２の制御
手段（REFRESH−CONTROL回路）２５及び
アンドゲート３７にそれぞれ印加される。該検出
信号を導入したCPU２１ではリセツト状態
が解除され、更に発振器とこの発振器出力により
動作するタイミングカウンターにて構成される第
２の制御手段（REFRESH−CONTROL回路）
２５では第１の制御手段（CS−CONTROL回
路）２４からラインL8を介して送られてくるク
ロツク信号に基づいてカウンターが動作するよう
に切換制御される。
したがつてCPU２の制御動作に伴つて制御バ
スラインL3を介する制御信号に基づき第１の制
御手段（CS−CONTROL回路）２４はラインL1
を介してアンドゲート３７にリフレツシユ信号を
出力し、この出力タイミングでノアゲート３８か
らダイナミツクRAMに対してリフレツシユ信号
を導出すると共に、ラインL11，L8，L2にそ
れぞれ書込み、読出しの指示信号、クロツク信
号、メモリリフレツシユ或いはメモリアクセスの
タイミング信号を出力する。一方第２の制御手段
（REFRESH−CONTROL回路）２５はラインL6
にメモリリフレツシユのアドレス制御信号を出力
するように動作し、更に第３の制御手段
（ADRESS−MULTIPLEXER回路）２６ではラ
インL2，L6，L3を介して転送されてくるメメモ
リリフレツシユ或いはメモリアクセスのタイミン
グ信号、メモリリフレツシユのアドレス制御信
号、メモリアクセスのアドレス制御信号を導入し
てラインL4にメモリアクセス或いはメモリリフ
レツシユのアドレス信号を出力するように動作し
てダイナミツクRAM２７に対するデータの書込
み、読出し制御或いはリフレツシユ制御が実行さ
れる。
スラインL3を介する制御信号に基づき第１の制
御手段（CS−CONTROL回路）２４はラインL1
を介してアンドゲート３７にリフレツシユ信号を
出力し、この出力タイミングでノアゲート３８か
らダイナミツクRAMに対してリフレツシユ信号
を導出すると共に、ラインL11，L8，L2にそ
れぞれ書込み、読出しの指示信号、クロツク信
号、メモリリフレツシユ或いはメモリアクセスの
タイミング信号を出力する。一方第２の制御手段
（REFRESH−CONTROL回路）２５はラインL6
にメモリリフレツシユのアドレス制御信号を出力
するように動作し、更に第３の制御手段
（ADRESS−MULTIPLEXER回路）２６ではラ
インL2，L6，L3を介して転送されてくるメメモ
リリフレツシユ或いはメモリアクセスのタイミン
グ信号、メモリリフレツシユのアドレス制御信
号、メモリアクセスのアドレス制御信号を導入し
てラインL4にメモリアクセス或いはメモリリフ
レツシユのアドレス信号を出力するように動作し
てダイナミツクRAM２７に対するデータの書込
み、読出し制御或いはリフレツシユ制御が実行さ
れる。
一方、第４図１のバツクアツプモード区間に示
すように本体電源Ｖが非動作状態になると第４図
４に示すように第１の制御手段（CS−
CONTROL回路）２４への電力供給がストツプ
し、更に第２の制御手段（REFRESH−
CONTROL回路）２３及び第３の制御手段
（ADRESS−MULTIPLEXER回路）２６への電
力供給は電池電源ＶBから行われるようになる
が、まずCPU２１では電源異常検出回路２３に
よつて検出された本体電源Ｖの電源異常信号に基
づいてSTOP命令を実行し、検出回路３０にハル
ト命令を出力する。検出回路３０ではそのハルト
命令によつて第４図３に示すような“Ｌ”の検出
信号を出力し、この検出信号を受けた
CPU２１及び第１の制御手段２４はリセツトさ
れ、更に第２の制御手段（REFRESH−
CONTROL回路）２５は今までクロツク信号に
よつて動作していたカウンターを発振器の出力で
動作するように切換制御される。
すように本体電源Ｖが非動作状態になると第４図
４に示すように第１の制御手段（CS−
CONTROL回路）２４への電力供給がストツプ
し、更に第２の制御手段（REFRESH−
CONTROL回路）２３及び第３の制御手段
（ADRESS−MULTIPLEXER回路）２６への電
力供給は電池電源ＶBから行われるようになる
が、まずCPU２１では電源異常検出回路２３に
よつて検出された本体電源Ｖの電源異常信号に基
づいてSTOP命令を実行し、検出回路３０にハル
ト命令を出力する。検出回路３０ではそのハルト
命令によつて第４図３に示すような“Ｌ”の検出
信号を出力し、この検出信号を受けた
CPU２１及び第１の制御手段２４はリセツトさ
れ、更に第２の制御手段（REFRESH−
CONTROL回路）２５は今までクロツク信号に
よつて動作していたカウンターを発振器の出力で
動作するように切換制御される。
したがつて上記第２の制御手段（REFRESH−
CONTROL回路）２５はラインL6，L5，L7にそ
れぞれメモリリフレツシユのアドレス制御信号、
メモリリフレツシユのタイミング信号（第４図６
を参照）及びメモリリフレツシユ信号を出力す
る。そしてメモリリフレツシユ信号はノアゲート
３８に印加され、該ノアゲートからはメモリリフ
レツシユ信号が出力してダイナミツクRAM
に転送される。
CONTROL回路）２５はラインL6，L5，L7にそ
れぞれメモリリフレツシユのアドレス制御信号、
メモリリフレツシユのタイミング信号（第４図６
を参照）及びメモリリフレツシユ信号を出力す
る。そしてメモリリフレツシユ信号はノアゲート
３８に印加され、該ノアゲートからはメモリリフ
レツシユ信号が出力してダイナミツクRAM
に転送される。
一方、第３の制御手段（ADRESS−
MULTIPLEXER回路）２６では上記第２の制御
手段２５が出力するメモリリフレツシユのタイミ
ング信号（第４図６参照）の出力時のみ電池電源
ＶBの電力がアンドゲート３６で構成される電源
制御手段２８から供給されて動作状態となり（第
４図６と７を参照）、このとき転送されてきたメ
モリリフレツシユのアドレス制御信号によつて所
定のメモリリフレツシユのアドレス信号をライン
L4に出力し、このアドレス信号と上記リフレツ
シユ信号によつてダイナミツクRAMのリフレツ
シユ制御が実行されることになる。
MULTIPLEXER回路）２６では上記第２の制御
手段２５が出力するメモリリフレツシユのタイミ
ング信号（第４図６参照）の出力時のみ電池電源
ＶBの電力がアンドゲート３６で構成される電源
制御手段２８から供給されて動作状態となり（第
４図６と７を参照）、このとき転送されてきたメ
モリリフレツシユのアドレス制御信号によつて所
定のメモリリフレツシユのアドレス信号をライン
L4に出力し、このアドレス信号と上記リフレツ
シユ信号によつてダイナミツクRAMのリフレツ
シユ制御が実行されることになる。
以上のようにして、本体電源Ｖの動作時はこの
本体電源Ｖの電力にてCPU２１及び上記第１、
第２、第３の各制御手段２４，２５，２６を動作
せしめてデータの書込み、読出し制御或いはダイ
ナミツクRAMのリフレツシユ制御を実行し、一
方、上記本体電源Ｖの非動作時は電池電源ＶBの
電力にて第２の制御手段（REFRESH−
CONTROL回路）２５及び第３の制御手段
（ADRESS−MULTIPLEXER回路）２６のみ動
作せしめてダイナミツクRAMのリフレツシユ制
御を実行することができるわけである。
本体電源Ｖの電力にてCPU２１及び上記第１、
第２、第３の各制御手段２４，２５，２６を動作
せしめてデータの書込み、読出し制御或いはダイ
ナミツクRAMのリフレツシユ制御を実行し、一
方、上記本体電源Ｖの非動作時は電池電源ＶBの
電力にて第２の制御手段（REFRESH−
CONTROL回路）２５及び第３の制御手段
（ADRESS−MULTIPLEXER回路）２６のみ動
作せしめてダイナミツクRAMのリフレツシユ制
御を実行することができるわけである。
〈効果〉
以上の様に本発明によれば、ダイナミツクメモ
リのリフレツシユを通常の動作モードと電池によ
るバツクアツプ時のモードとではその制御系を変
え、個々のモードで最適な回路を構成させるよう
にしたので、小型の電池でも長期のメモリバツク
アツプが可能となり、該ダイナミツクメモリの応
用範囲の拡大に寄与できる。特に、バツクアツプ
時における第３の制御手段への電池電源の電力供
給は第２の制御手段が出力するメモリリフレツシ
ユのタイミング信号の出力時のみ行うようにした
のでバツクアツプ用電源の消費電力を極力押える
ことができるという特徴を有する。
リのリフレツシユを通常の動作モードと電池によ
るバツクアツプ時のモードとではその制御系を変
え、個々のモードで最適な回路を構成させるよう
にしたので、小型の電池でも長期のメモリバツク
アツプが可能となり、該ダイナミツクメモリの応
用範囲の拡大に寄与できる。特に、バツクアツプ
時における第３の制御手段への電池電源の電力供
給は第２の制御手段が出力するメモリリフレツシ
ユのタイミング信号の出力時のみ行うようにした
のでバツクアツプ用電源の消費電力を極力押える
ことができるという特徴を有する。
第１図は従来の駆動装置の回路例、第２図は本
発明に係るブロツク回路例、第３図は同具体的な
回路例、第４図は同各種信号のタイムチヤート例
を示す。 ２１は演算制御部、２２は本体電源、２３は電
源異常検出手段、２４は第１の制御手段、２５は
第２の制御手段、２６は第３の制御手段、２７は
ダイナミツクRAM、２８は電源制御手段、２９
は電池電源、３０は検出回路、３６及び３７はア
ンドゲート、３８はノアゲート、Ｖは本体電源、
ＶBは電池電源。
発明に係るブロツク回路例、第３図は同具体的な
回路例、第４図は同各種信号のタイムチヤート例
を示す。 ２１は演算制御部、２２は本体電源、２３は電
源異常検出手段、２４は第１の制御手段、２５は
第２の制御手段、２６は第３の制御手段、２７は
ダイナミツクRAM、２８は電源制御手段、２９
は電池電源、３０は検出回路、３６及び３７はア
ンドゲート、３８はノアゲート、Ｖは本体電源、
ＶBは電池電源。
Claims (1)
- 【特許請求の範囲】 １ 機器本体の本体電源（AC電源）から電力供
給をうけて動作状態となり、演算制御部
（CPU）の制御に基づいてダイナミツクメモリに
リフレツシユ信号を出力すると共に第３の制御手
段にメモリリフレツシユのタイミング信号を出力
する第１の制御手段と、 前記本体電源或いは電池電源より電力供給をう
けて動作状態となり、本体電源からの電力供給に
基づいて第３の制御手段にメモリリフレツシユの
アドレス制御信号を出力すると共に電池電源から
の電力供給に基づいてダイナミツクメモリにリフ
レツシユ信号を出力しまた第３の制御手段にメモ
リリフレツシユのタイミング信号及びメモリリフ
レツシユのアドレス制御信号を出力する第２の制
御手段と、 前記本体電源或いは電池電源より電力供給をう
けて動作状態となり、本体電源からの電力供給に
基づいて上記第１の制御手段及び第２の制御手段
から、また電池電源からの電力供給に基づいて上
記第２の制御手段のみから、夫々供給されるリフ
レツシユのタイミング信号とアドレス制御信号に
応答してダイナミツクメモリへアドレス信号を出
力する上記第３の制御手段と、 前記第３の制御手段への電池電源の電力供給を
制御する手段であつて、第２の制御手段から出力
されるメモリリフレツシユのタイミング信号に同
期して該タイミング信号の出力時のみ電力供給さ
せる電源制御手段とを備え、 上記本体電源が動作状態にあるときに、上記第
１、第２、第３の制御手段に該本体電源の電力を
供給させてダイナミツクメモリのリフレツシユを
行わせ、他方本体電源が停止状態にあるときに上
記第２、第３の制御手段に電池電源より電力を供
給させると共にこの第３の制御手段に対しては上
記電源制御手段によりメモリリフレツシユのタイ
ミング信号の出力時のみ電力供給させてダイナミ
ツクメモリのリフレツシユを行わせたことを特徴
とするダイナミツクメモリの駆動装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116579A JPS55105893A (en) | 1979-01-31 | 1979-01-31 | Driving unit of dynamic memory |
| DE19803003524 DE3003524C2 (de) | 1979-01-31 | 1980-01-31 | Auffrischschaltung für einen dynamischen Speicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116579A JPS55105893A (en) | 1979-01-31 | 1979-01-31 | Driving unit of dynamic memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55105893A JPS55105893A (en) | 1980-08-13 |
| JPS6259396B2 true JPS6259396B2 (ja) | 1987-12-10 |
Family
ID=11770423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1116579A Granted JPS55105893A (en) | 1979-01-31 | 1979-01-31 | Driving unit of dynamic memory |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS55105893A (ja) |
| DE (1) | DE3003524C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63285372A (ja) * | 1987-05-14 | 1988-11-22 | Hitachi Metals Ltd | 流体制御弁 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61271694A (ja) * | 1985-05-27 | 1986-12-01 | Mitsubishi Electric Corp | メモリ装置 |
| JPH03130987A (ja) * | 1989-10-16 | 1991-06-04 | Matsushita Graphic Commun Syst Inc | 画像通信装置 |
| JP3302847B2 (ja) * | 1994-12-02 | 2002-07-15 | 富士通株式会社 | 記憶装置 |
| JPH1115742A (ja) | 1997-06-19 | 1999-01-22 | Kofu Nippon Denki Kk | メモリ・リフレッシュ制御回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS568435B2 (ja) * | 1972-09-19 | 1981-02-24 | ||
| DE2415029B2 (de) * | 1974-03-28 | 1977-01-20 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Gegen spannungsausfall gesichertes speichersystem |
-
1979
- 1979-01-31 JP JP1116579A patent/JPS55105893A/ja active Granted
-
1980
- 1980-01-31 DE DE19803003524 patent/DE3003524C2/de not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63285372A (ja) * | 1987-05-14 | 1988-11-22 | Hitachi Metals Ltd | 流体制御弁 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55105893A (en) | 1980-08-13 |
| DE3003524C2 (de) | 1985-01-17 |
| DE3003524A1 (de) | 1980-08-07 |
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