JPS63257995A - リフレツシユ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ＤＲＡＭのリフレッシュ制御回路に関する。

（従来の技術） 携帯型ワード・プロセッサ、ラップ・トップ・コンピュ
ータ等、近年バッテリ駆動型の情報処理機器の需要かた
かまっている。バッテリ駆動機器の場合、バッテリ消耗
を防ぐため、機器の未使用時にメモリの内容のみを保持
させて、他の部分への給電を停止するいわゆるパワーセ
ーブ・モードが必要となる。従来、メモリ素子にスタテ
ィック型メモリ（ＳＲＡＭ）を用いて、パワーセーブ時
はＳＲＡＭ以外の給電を停止するのが一般的であった。

近年、ＣＭＯＳタイプのダイナミック型のメモリ（ＤＲ
ＡＭ）素子が出現したことで、ＳＲＡＭに比較して低価
格で省スペースが可能なりＲＡＭをＳＲＡＭの代わりに
使用することが検討されている。ＤＲＡＭの場合、ＳＲ
ＡＭと異なり、一定周期で読み出しを行ってメモリ内容
を保持する（これをリフレッシュという）必要がある。

ＤＲＡＭを使用した場合の従来のシステム構成例を第３
図に示す。図において、ＤＲＡＭ３０１へのアドレス・
リード信号線３０２は、ＣＰＵ３０３とリフレッシュ制
御回路３０４に接続されている。

通常ＣＰＵ３０３がＤＲＡＭ３０１のリード／ライトを
行っている時、リフレッシュ制御回路３０４は、出力を
トライステート状態にしている。一定周期毎にリフレッ
シュ制御回路３０４はリフレッシュ要求信号線３０５を
介してリフレッシュ要求信号をＣＰＵ３０３に出力する
。ＣＰＵ３０３がこれに対して出力をトライステート状
態にしてリフレッシュ許可信号線３０６を介してリフレ
ッシュ許可信号出力すると、リフレッシュ制御回路３０
４はアドレス・リード信号線３０２にリフレッシュ・ア
ドレスを出力してＤＲＡＭのリフレッシュを実行する。

以上の構成でパワーセーブを行うには、ＤＲＡＭとリフ
レッシュ制御回路に給電し、その他の部分の給電を停止
する必要がある。

（発明が解決しようとする問題点） 上記従来例に従えば、次の問題点がある。

（１）ＣＰＵの給電ＯＮ時にＣＰＵが安定するまでＣＰ
Ｕの出力とリフレッシュ制御回路の出力がぶつからない
よう、保護回路が必要となる。

（２）通常リフレッシュ制御回路は回路規模が大きくな
るため、ＤＭＡ、タイマ等、システムのハードウェアの
一部を利用していることが多く、この場合、回路の区切
りが困難なためリフレッシュ回路相当部分のみ給電する
ことが困難になる。

また、これを避けるために、別にリフレッシュ回路を設
ける必要がありコストアップにつながる。

本発明は、ＣＰＵクロックを低速にして、ｃＰＵでＤＲ
ＡＭのリフレッシュを行うことにより、簡単な構成でパ
ワーセーブ・モードを実現するリフレッシュ制御回路を
提供することを目的とする。

［発明の構成］ （問題を解決するための手段） 本発明のリフレッシュ制御回路は、簡単な構成でＤＲＡ
Ｍを用いたシステムのパワーセーブを実現する構成とし
たものである。そのために、従来からこの種の装置が持
つコンポーネントにパワーセーブ・モード時のクロック
を生成する発振手段と、通常のクロックとパワーセーブ
・モード時のクロックとを切替える選択手段と、クロッ
クを低速にしたＣＰＵでＤＲＡＭをリフレッシュするリ
フレッシュ手段とが付加される。

（作用） 上記構成において、発振手段は、パワーセーブ・モード
時のクロックを生成する。選択手段は、通常のクロック
とパワーセーブ・モード時のクロックとを切替える。リ
フレッシュ手段は、クロックを低速にしたＣＰＵでＤＲ
ＡＭのリフレッシュを実施する。

このことにより、ＤＲＡＭを用いたシステムのパワーセ
ーブを簡単な回路構成で実現できる。

（実施例） 以下、本発明の一実施例を図面を参照しながら説明する
。第１図は本発明の一実施例を示すブロック図である。

図において、１０１はＤＲＡＭである。１０３はＣＰＵ
であり、前記ＤＲＡＭＩ０１とアドレス・リード信号線
１０２で接続される。１０４はリフレッシュ制御回路で
あり、前記ＣＰ０１０３に、リフレッシュ要求信号線１
０５、リフレッシュ許可ｒｇ号ｖＡ１０６で接続される
。１０７は第１のタロツク発振器である。１０８は、第
２のクロック発振器である。１０９はクロック切替用の
クロックセレクタであり、前記クロック発振器１０７．
１０８の出力と、システム・クロック線１１０により、
前記ＣＰＵ１０３、前期リフレッシュ制御回路１０４に
接続される。１１１はパワー・スイッチであり、前期Ｃ
ＰＵ１０３に接続される。

なお、本実施例では、第１のクロック発振器の発振周波
数は１６ＭＨｚ、第２のクロック発振器の発振周波数は
７５０ＫＨｚ、パワー・スイッチ１１１のオンからオフ
への切替で割込み信号が発生するものとする。

第２図は、パワーセーブ・モード時のＣＰＵの処理を示
すフローチャートである。

次に、本発明実施例の動作について詳細に説明する。オ
ペレータがパワー・スイッチ１１１をオフにすると割込
み信号が発生し、第２図のフローチャートに示す処理が
開始される。まず、ＣＰＵ１０３はパワー・スイッチ゛
１１１の状態を読み込み、オンの場合、なにもせず処理
をぬける（２０１）。スイッチオフなら、リフレッシュ
制御回路１０４を停止させ（２０２）、リフレッシュ制
御回路１０４内のリフレッシュ・カウンタ（次にリフレ
ッシュするアドレスを記憶している）を読み込み変数ｉ
にセットする（２０３）。次に、クロックセレクタ１０
９に指令してクロック１１０を第１のクロック発振器１
０７の出力から第２のクロック発振回路１０８の出力に
切替える（２０４）。これにより、クロックは１６ＭＨ
ｚから７５０ＫＨｚになる。ＣＰＵ１０３はＤＲＡＭの
ｉ番地をリードしく２０５）、リード後ｉに１を加える
（２０６）。パワー・スイッチをリードしてオン状態で
なければ、上記ＤＲＡＭリードを繰返す（２０７）。こ
こで、第２のクロック発振器１０８の周波数は、上記処
理（第２図の２０５〜２０７）の処理時間ＡがＤＲＡＭ
の最大リフレッシュ周期（Ｔｒｆ）になるように決定す
る。例えば、Ａ−１２ＴＳＴｒｆ−１６ｕＳならばｘ−
１２／（１６Ｘ１０２）−７５０ＫＨｚとなる。

次に、パワー・スイッチ１１１がオンになると、ＣＰＵ
１０３はクロック１１０を第１のクロック発振器１０７
の出力に切替えた後（２０８）、変数ｉをリフレッシュ
制御回路１０４のリフレッシュ・カウンタにセットして
（２０９）、リフレッシュ制御回路１０４を再起動して
（２１０）処理をぬける。

ＣＭＯＳ回路の場合、消費電流は、はぼ動作クロック周
波数に比例するので、第２のクロック発振器１０８の周
波数を７５０ＫＨｚとすれば、パワーセーブ状態では１
／２１に消費電流を下げられる。また、第２図の（２０
４）から（２０８）の間に不要回路（第１のクロック発
振器１０８、リフレッシュ制御回路１０４、その他）へ
の給電を停止することにより、さらに、省エネルギーが
実現できる。

［発明の効果］ 以上説明のように本発明によれば、クロックを低速にし
たＣＰＵ用いてＤＲＡＭのりフシッシュを行うことによ
り、ＤＲＡＭを用いたシステムのパワーセーブが簡単な
回路構成で実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本実施例の動作の流れを示すフローチャート、第３図は
従来例を示すブロック図である。 １０１・・・ＤＲＡＭ １０２・・・アドレス・リード信号線 １０３・・・ＣＰＵ １０４・・・リフレッシュ制御回路 １０５・・・リフレッシュ要求信号線 １０６・・・リフレッシュ許可信号線 １０７・・・第１のクロック発振器 １０８・・・第２のクロック発振器 １０９・・・クロックセレクタ １１０・・・システムクロック信号線 １１１・・・パワースイッチ

Claims (1)

【特許請求の範囲】
1. メモリ素子としてＤＲＡＭを用い、機器の非動作時にメ
   モリの内容のみを保持するパワーセーブ・モードを有す
   る電子機器において、パワーセーブ・モード時のシステ
   ム・クロックを発生させる発振手段と、通常のクロック
   とパワーセーブ・モード時のクロックとを切替える選択
   手段と、前期パワーセーブ・モード時のクロックで動作
   するＣＰＵによりＤＲＡＭのリフレッシュを行う手段と
   を具備することを特徴とするリフレッシュ制御回路。