JPH0660645A - 節電型メモリ装置 - Google Patents
節電型メモリ装置Info
- Publication number
- JPH0660645A JPH0660645A JP4227860A JP22786092A JPH0660645A JP H0660645 A JPH0660645 A JP H0660645A JP 4227860 A JP4227860 A JP 4227860A JP 22786092 A JP22786092 A JP 22786092A JP H0660645 A JPH0660645 A JP H0660645A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- refresh
- power
- signal
- normal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 ＤＲＡＭを用いたメモリ装置において、消費
電力の低減を図ったメモリ装置を提供する。 【構成】 検出手段１は、メモリ５が使用中であるか不
使用であるかを検出する。選択手段４は、検出手段が検
出した結果が使用中である場合はノーマルリフレッシュ
回路２からのノーマルリフレッシュ信号１２によりメモ
リをリフレッシュし、検出結果が不使用の場合はバック
アップリフレッシュ回路３からのバックアップリフレッ
シュ信号１３によりメモリをリフレッシュする。
電力の低減を図ったメモリ装置を提供する。 【構成】 検出手段１は、メモリ５が使用中であるか不
使用であるかを検出する。選択手段４は、検出手段が検
出した結果が使用中である場合はノーマルリフレッシュ
回路２からのノーマルリフレッシュ信号１２によりメモ
リをリフレッシュし、検出結果が不使用の場合はバック
アップリフレッシュ回路３からのバックアップリフレッ
シュ信号１３によりメモリをリフレッシュする。
Description
【０００１】
【産業上の利用分野】本発明は、節電型メモリ装置に係
り、特にメモリ素子にＤＲＡＭを用いた節電型メモリ装
置に関する。
り、特にメモリ素子にＤＲＡＭを用いた節電型メモリ装
置に関する。
【０００２】
【従来の技術】従来、一般に電池駆動の情報処理装置
（以下、パソコンと記す）においては、電池の連続動作
時間を伸ばすために消費電力の低減（以下、低消費化と
記す）が図られている。かかる低消費化の一環として、
パソコンの構成部品の１つである半導体記憶素子部分
（以下、メモリと記す）においても低消費化が図られて
いる。そして、近年パソコンのメモリ容量が増大してい
く傾向があるために、メモリの低消費化は重要になり、
特にメモリの中でもコストと容量における比率の大きい
ＤＲＡＭには、前述の低消費化が不可欠である。
（以下、パソコンと記す）においては、電池の連続動作
時間を伸ばすために消費電力の低減（以下、低消費化と
記す）が図られている。かかる低消費化の一環として、
パソコンの構成部品の１つである半導体記憶素子部分
（以下、メモリと記す）においても低消費化が図られて
いる。そして、近年パソコンのメモリ容量が増大してい
く傾向があるために、メモリの低消費化は重要になり、
特にメモリの中でもコストと容量における比率の大きい
ＤＲＡＭには、前述の低消費化が不可欠である。
【０００３】前記メモリにおける消費電力低減手段とし
ては、大きく分けると次に示す２つの手段がある。その
１の手段は、メモリが動作中の消費電力を低減する手段
であり、具体的には動作電流の低減や動作電圧の低電圧
化、また代表的なメモリであるＤＲＡＭでは、リフレッ
シュ周期の長期化である。その２の手段は、不使用メモ
リの電源を切断してしまう手段である。例えば、特開昭
６４−５１５１２号公報や特開平２−２３２７５２号公
報に開示されている如く、不使用のメモリを検出して電
源供給を切断，停止してしまう方法である。
ては、大きく分けると次に示す２つの手段がある。その
１の手段は、メモリが動作中の消費電力を低減する手段
であり、具体的には動作電流の低減や動作電圧の低電圧
化、また代表的なメモリであるＤＲＡＭでは、リフレッ
シュ周期の長期化である。その２の手段は、不使用メモ
リの電源を切断してしまう手段である。例えば、特開昭
６４−５１５１２号公報や特開平２−２３２７５２号公
報に開示されている如く、不使用のメモリを検出して電
源供給を切断，停止してしまう方法である。
【０００４】
【発明が解決しようとする課題】しかしながら、前述の
「メモリの動作中の低消費化」の面では大きな効果は見
られず、従来比の数十％減などの数値しか達成できない
ため、システム全体での効果が少ない。これに対し、
「不使用メモリの電源を切断する手段」は，消費電力が
０となるため低消費化の面で大きな効果があり、また、
メモリの種類を問わず全てのシステムに適用可能であ
る。ところが、システムの動作開始後に一度でも使用さ
れたメモリは、その後常に電源が入っているために低消
費化を図ることができない。その理由は、一度使用され
たメモリには必要なデータが入力されていて、電源を切
断するとデータが消失してしまうからである。このよう
に電源の切断を行う手段は、実際に情報処理装置を使用
した場合に、不都合がある。
「メモリの動作中の低消費化」の面では大きな効果は見
られず、従来比の数十％減などの数値しか達成できない
ため、システム全体での効果が少ない。これに対し、
「不使用メモリの電源を切断する手段」は，消費電力が
０となるため低消費化の面で大きな効果があり、また、
メモリの種類を問わず全てのシステムに適用可能であ
る。ところが、システムの動作開始後に一度でも使用さ
れたメモリは、その後常に電源が入っているために低消
費化を図ることができない。その理由は、一度使用され
たメモリには必要なデータが入力されていて、電源を切
断するとデータが消失してしまうからである。このよう
に電源の切断を行う手段は、実際に情報処理装置を使用
した場合に、不都合がある。
【０００５】また、電源が切断されているメモリを使用
する時は、電源の再投入後、実際に使用可能状態となる
までは立ち上げ時間を要するために、システムの性能が
低下してしまう。そこで、本発明の目的は、リフレッシ
ュ動作を必要とするＤＲＡＭを使用したメモリにおい
て、メモリのデータを消失することなく電池の連続動作
時間を伸ばすことが可能であり、また、システムの性能
を低下させることのない節電型メモリ装置を提供するこ
とにある。
する時は、電源の再投入後、実際に使用可能状態となる
までは立ち上げ時間を要するために、システムの性能が
低下してしまう。そこで、本発明の目的は、リフレッシ
ュ動作を必要とするＤＲＡＭを使用したメモリにおい
て、メモリのデータを消失することなく電池の連続動作
時間を伸ばすことが可能であり、また、システムの性能
を低下させることのない節電型メモリ装置を提供するこ
とにある。
【０００６】
【課題を解決するための手段】請求項１記載の発明で
は、ＤＲＡＭによりメモリを構成し、このメモリを動作
モードまたはデータ保持モードのいずれかを選択的に使
用する情報処理装置において、前記メモリが使用中であ
るか否かを検出する検出手段と、前記メモリが使用中の
場合に通常の動作モードのリフレッシュ動作を行うノー
マルリフレッシュ回路と、前記メモリが不使用の場合に
データ保持モードのリフレッシュ動作を行うバックアッ
プリフレッシュ回路と、前記検出手段からの信号に基づ
き前記メモリのリフレッシュ動作を、前記ノーマルリフ
レッシュ回路からの動作モードのリフレッシュ動作また
は前記バックアップリフレッシュ回路からのデータ保持
モードのリフレッシュ動作のいずれかに切り替える選択
手段とを備えて構成して前記目的を達成する。請求項２
記載の発明では、前記メモリを選択的に使用する機構
が、ＥＭＳまたはバンク切替方式により構成して前記目
的を達成する。請求項３記載の発明では、前記メモリを
選択的に使用する機構が、キャッシュシステムにより構
成して前記目的を達成する。請求項４記載の発明では、
前記選択手段によるリフレッシュ回路の切り替えの実施
をプログラムにより行うようにして前記目的を達成す
る。
は、ＤＲＡＭによりメモリを構成し、このメモリを動作
モードまたはデータ保持モードのいずれかを選択的に使
用する情報処理装置において、前記メモリが使用中であ
るか否かを検出する検出手段と、前記メモリが使用中の
場合に通常の動作モードのリフレッシュ動作を行うノー
マルリフレッシュ回路と、前記メモリが不使用の場合に
データ保持モードのリフレッシュ動作を行うバックアッ
プリフレッシュ回路と、前記検出手段からの信号に基づ
き前記メモリのリフレッシュ動作を、前記ノーマルリフ
レッシュ回路からの動作モードのリフレッシュ動作また
は前記バックアップリフレッシュ回路からのデータ保持
モードのリフレッシュ動作のいずれかに切り替える選択
手段とを備えて構成して前記目的を達成する。請求項２
記載の発明では、前記メモリを選択的に使用する機構
が、ＥＭＳまたはバンク切替方式により構成して前記目
的を達成する。請求項３記載の発明では、前記メモリを
選択的に使用する機構が、キャッシュシステムにより構
成して前記目的を達成する。請求項４記載の発明では、
前記選択手段によるリフレッシュ回路の切り替えの実施
をプログラムにより行うようにして前記目的を達成す
る。
【０００７】
【作用】請求項１記載の節電型メモリ装置では、検出手
段は、メモリが使用中であるか否かを検出する。選択手
段は、メモリが使用中の場合はノーマルリフレッシュ回
路からのノーマルリフレッシュ信号により通常の動作モ
ードのリフレッシュ動作を行い、メモリが不使用の場合
はバックアップリフレッシュ回路からのバックアップリ
フレッシュ信号によりデータ保持モードのリフレッシュ
動作を行う。このように、メモリの使用中または不使用
に応じてリフレッシュ電流を切り替えているので、メモ
リ装置全体の消費電力を低減させることができる。
段は、メモリが使用中であるか否かを検出する。選択手
段は、メモリが使用中の場合はノーマルリフレッシュ回
路からのノーマルリフレッシュ信号により通常の動作モ
ードのリフレッシュ動作を行い、メモリが不使用の場合
はバックアップリフレッシュ回路からのバックアップリ
フレッシュ信号によりデータ保持モードのリフレッシュ
動作を行う。このように、メモリの使用中または不使用
に応じてリフレッシュ電流を切り替えているので、メモ
リ装置全体の消費電力を低減させることができる。
【０００８】
【実施例】以下、本発明の節電型メモリ装置における一
実施例を図１ないし図７を参照して詳細に説明する。（１）原理構成および動作 図１に本発明の原理構成のブロック図を示す。図１に示
すように、リフレッシュ動作を必要とするＤＲＡＭを使
用した節電型メモリ装置は、メモリ５が使用中か未使用
かを検出する検出手段１と、メモリ５が使用中の場合に
通常の動作モードのリフレッシュ動作を行うノーマルリ
フレッシュ回路２と、メモリ５が未使用の場合にデータ
保持モードのリフレッシュ動作を行うバックアップリフ
レッシュ回路３と、前記検出手段１からの使用中を示す
信号と未使用を示す信号に基づきメモリ５のリフレッシ
ュ動作を使用中または未使用を選択する選択手段４によ
り構成される。
実施例を図１ないし図７を参照して詳細に説明する。（１）原理構成および動作 図１に本発明の原理構成のブロック図を示す。図１に示
すように、リフレッシュ動作を必要とするＤＲＡＭを使
用した節電型メモリ装置は、メモリ５が使用中か未使用
かを検出する検出手段１と、メモリ５が使用中の場合に
通常の動作モードのリフレッシュ動作を行うノーマルリ
フレッシュ回路２と、メモリ５が未使用の場合にデータ
保持モードのリフレッシュ動作を行うバックアップリフ
レッシュ回路３と、前記検出手段１からの使用中を示す
信号と未使用を示す信号に基づきメモリ５のリフレッシ
ュ動作を使用中または未使用を選択する選択手段４によ
り構成される。
【０００９】前記検出手段１は、メモリが使用中である
か、未使用であるかを検出して使用中信号１０または未
使用信号１１を選択手段４へ出力する。前記選択手段４
は、使用中信号１０が有効の場合は、ノーマルリフレッ
シュ回路２からのノーマルリフレッシュ信号１２を選択
してメモリ５へリフレッシュ信号１４として出力し、未
使用信号１１が有効の場合は、バックアップリフレッシ
ュ回路３からのバックアップリフレッシュ信号１３を選
択して、メモリ５へリフレッシュ信号１４として出力す
る。ここで、前記ノーマルリフレッシュとバックアップ
リフレッシュについて説明する。
か、未使用であるかを検出して使用中信号１０または未
使用信号１１を選択手段４へ出力する。前記選択手段４
は、使用中信号１０が有効の場合は、ノーマルリフレッ
シュ回路２からのノーマルリフレッシュ信号１２を選択
してメモリ５へリフレッシュ信号１４として出力し、未
使用信号１１が有効の場合は、バックアップリフレッシ
ュ回路３からのバックアップリフレッシュ信号１３を選
択して、メモリ５へリフレッシュ信号１４として出力す
る。ここで、前記ノーマルリフレッシュとバックアップ
リフレッシュについて説明する。
【００１０】半導体データブックの型名：μＰＤ４２６
０７（品名：シリコンファイル、ＤＲＡＭの一種）によ
ると、リフレッシュ時の電流は、ＲＡＳオンリ・リフレ
ッシュとＣＡＳビフォアＲＡＳリフレッシュの時は１０
ｍＡ（ＭＡＸ）である。これに対し、セルフリフレッシ
ュ時の電流は、３０μＡ（０℃〜５０℃、ＭＡＸ）、６
０μＡ（０℃〜６０℃、ＭＡＸ）、１２０μＡ（０℃〜
７０℃、ＭＡＸ）のように大きく異なる。ＲＡＳオンリ
・リフレッシュ時やＣＡＳビフォアＲＡＳリフレッシュ
時は、リード／ライトと混在できるために、メモリを使
用（リード／ライト）している時のリフレッシュである
（通常の動作モード）。
０７（品名：シリコンファイル、ＤＲＡＭの一種）によ
ると、リフレッシュ時の電流は、ＲＡＳオンリ・リフレ
ッシュとＣＡＳビフォアＲＡＳリフレッシュの時は１０
ｍＡ（ＭＡＸ）である。これに対し、セルフリフレッシ
ュ時の電流は、３０μＡ（０℃〜５０℃、ＭＡＸ）、６
０μＡ（０℃〜６０℃、ＭＡＸ）、１２０μＡ（０℃〜
７０℃、ＭＡＸ）のように大きく異なる。ＲＡＳオンリ
・リフレッシュ時やＣＡＳビフォアＲＡＳリフレッシュ
時は、リード／ライトと混在できるために、メモリを使
用（リード／ライト）している時のリフレッシュである
（通常の動作モード）。
【００１１】セルフリフレッシュは、リード／ライトと
混在できないために未使用（リード／ライトなし）で、
データ保持は行っている時のリフレッシュとなる（デー
タ保持モード）。このように使用（リード／ライト）の
時に行うリフレッシュをノーマルリフレッシュとし、未
使用（リード／ライトなし）の時でデータ保持だけ行っ
ている時のリフレッシュをバックアップリフレッシュと
する。
混在できないために未使用（リード／ライトなし）で、
データ保持は行っている時のリフレッシュとなる（デー
タ保持モード）。このように使用（リード／ライト）の
時に行うリフレッシュをノーマルリフレッシュとし、未
使用（リード／ライトなし）の時でデータ保持だけ行っ
ている時のリフレッシュをバックアップリフレッシュと
する。
【００１２】図２（Ａ）にノーマルリフレッシュ時のμ
ＰＤ４２６０１の各制御信号のタイミングを示し、図２
（Ｂ）にバックアップリフレッシュ時の各制御信号のタ
イミングを示す。このように、本発明では、リフレッシ
ュ動作を必要とするＤＲＡＭを使用したメモリにおい
て、使用されてないメモリを検出して、そのメモリをデ
ータ保持状態にすることにより、メモリのデータを消失
することが無く、大きな低消費化が図れる。また、この
方法では、メモリを未使用、使用状態に制限なく移行で
きるためにシステムの低消費化への効果も大きく、電池
での連続動作時間を伸ばすことができる。さらに、未使
用と使用状態の移行が素早くできるため、システムの性
能を低下させることもない。
ＰＤ４２６０１の各制御信号のタイミングを示し、図２
（Ｂ）にバックアップリフレッシュ時の各制御信号のタ
イミングを示す。このように、本発明では、リフレッシ
ュ動作を必要とするＤＲＡＭを使用したメモリにおい
て、使用されてないメモリを検出して、そのメモリをデ
ータ保持状態にすることにより、メモリのデータを消失
することが無く、大きな低消費化が図れる。また、この
方法では、メモリを未使用、使用状態に制限なく移行で
きるためにシステムの低消費化への効果も大きく、電池
での連続動作時間を伸ばすことができる。さらに、未使
用と使用状態の移行が素早くできるため、システムの性
能を低下させることもない。
【００１３】（２）具体的構成および動作 次に具体的な回路の構成およびその動作を説明する。ＥＭＳ方式 メモリを選択的に使用するものとしてＥＭＳ（Lotus In
tel Microsoft expanded memory specification)が一般
化している。図３に、ＥＭＳにおけるメモリの選択方法
を示す。図３（Ａ）に示す実アドレスメモリとは、実際
にリード／ライトが可能なエリアである。図３（Ｂ）
は、ＥＭＳ用メモリとして準備されているメモリの集合
である。図３では、実アドレスメモリとして４つのメモ
リが使用可能であり、４つにはＥＭＳメモリの斜線部
Ａ、Ｂ、Ｃ、Ｄが割り当てられ、使用中となっている。
これをブロック図で示したのが図４である。図４に示す
ように、メモリ２１は図３（Ｂ）のＥＭＳメモリに対応
する。ＥＭＳコントローラ２２は、レジスタＲ1 〜Ｒ4
とアドレス変換部２２ａからなり、ＥＭＳメモリを実ア
ドレスメモリに対応させる制御を行う。対応させる方法
としては、ＥＭＳメモリ内のレジスタＲ1 〜Ｒ4 に設定
された値によってアドレス変換部２２ａがメモリ用のア
ドレスと制御信号を生成する。
tel Microsoft expanded memory specification)が一般
化している。図３に、ＥＭＳにおけるメモリの選択方法
を示す。図３（Ａ）に示す実アドレスメモリとは、実際
にリード／ライトが可能なエリアである。図３（Ｂ）
は、ＥＭＳ用メモリとして準備されているメモリの集合
である。図３では、実アドレスメモリとして４つのメモ
リが使用可能であり、４つにはＥＭＳメモリの斜線部
Ａ、Ｂ、Ｃ、Ｄが割り当てられ、使用中となっている。
これをブロック図で示したのが図４である。図４に示す
ように、メモリ２１は図３（Ｂ）のＥＭＳメモリに対応
する。ＥＭＳコントローラ２２は、レジスタＲ1 〜Ｒ4
とアドレス変換部２２ａからなり、ＥＭＳメモリを実ア
ドレスメモリに対応させる制御を行う。対応させる方法
としては、ＥＭＳメモリ内のレジスタＲ1 〜Ｒ4 に設定
された値によってアドレス変換部２２ａがメモリ用のア
ドレスと制御信号を生成する。
【００１４】従って、レジスタＲ1 〜Ｒ4 の内容を検出
手段１へ出力することによって使用するメモリを判別で
きる。この検出手段１から選択手段４への信号は複数の
メモリ（Ａ〜Ｈ）のそれぞれの使用中，未使用を知らせ
るため、選択手段４もそれぞれのメモリに対してノーマ
ルリフレッシュまたはバックアップリフレッシュを行
う。バンク方式 同様に、メモリの選択方法としてバンク方式がある。図
５にバンク方式のメモリマップを示し、図６にバンク方
式のブロック図を示す。図５では斜線部のバンクＢ2 が
選択（つまり割り当て）されている。図６のブロック図
の動作は、図４のＥＭＳブロックのＥＭＳコントローラ
がバンクコントローラ３１に変更にされた以外は同じで
ある。
手段１へ出力することによって使用するメモリを判別で
きる。この検出手段１から選択手段４への信号は複数の
メモリ（Ａ〜Ｈ）のそれぞれの使用中，未使用を知らせ
るため、選択手段４もそれぞれのメモリに対してノーマ
ルリフレッシュまたはバックアップリフレッシュを行
う。バンク方式 同様に、メモリの選択方法としてバンク方式がある。図
５にバンク方式のメモリマップを示し、図６にバンク方
式のブロック図を示す。図５では斜線部のバンクＢ2 が
選択（つまり割り当て）されている。図６のブロック図
の動作は、図４のＥＭＳブロックのＥＭＳコントローラ
がバンクコントローラ３１に変更にされた以外は同じで
ある。
【００１５】キャッシュシステム メモリを選択して使用する方法としてキャッシュシステ
ムも考えられる。図７にキャッシュシステムのブロック
図を示す。キャッシュがヒットしてキャッシュをＣＰＵ
がアクセスしている時はキャッシュが使用中でメモリが
未使用であり、キャッシュがミスしてメモリをアクセス
しているときはメモリが使用中でキャッシュが未使用に
なる。そのため、検出手段１への信号はキャッシュのヒ
ットまたはミスを示す信号になる。なお、以上３つのメ
モリ選択のシステムで説明したが、他のメモリ選択の方
式でにも本発明を適用できるのは勿論である。また、本
実施例ではメモリをＤＲＡＭとしてリフレッシュ動作を
切り替える方法で述べてきたが、メモリが動作モード、
データ保持又は省電力モードを有しているものであれば
容易に適用できるのも勿論である。
ムも考えられる。図７にキャッシュシステムのブロック
図を示す。キャッシュがヒットしてキャッシュをＣＰＵ
がアクセスしている時はキャッシュが使用中でメモリが
未使用であり、キャッシュがミスしてメモリをアクセス
しているときはメモリが使用中でキャッシュが未使用に
なる。そのため、検出手段１への信号はキャッシュのヒ
ットまたはミスを示す信号になる。なお、以上３つのメ
モリ選択のシステムで説明したが、他のメモリ選択の方
式でにも本発明を適用できるのは勿論である。また、本
実施例ではメモリをＤＲＡＭとしてリフレッシュ動作を
切り替える方法で述べてきたが、メモリが動作モード、
データ保持又は省電力モードを有しているものであれば
容易に適用できるのも勿論である。
【００１６】さらに、 本発明によりバックアップリフ
レッシュは低消費化が達成できるが、ユーザーによって
は低消費化よりは少しでも高性能化を要求する場合があ
る。その場合には、図１に示した選択手段に切り替えの
実施を有効、または無効にする信号を入力させることで
可能となる。この信号の制御をプログラムでＯＮ／ＯＦ
Ｆ制御可能なポートでの出力信号とすることで、容易に
プログラムでの選択が可能となる。
レッシュは低消費化が達成できるが、ユーザーによって
は低消費化よりは少しでも高性能化を要求する場合があ
る。その場合には、図１に示した選択手段に切り替えの
実施を有効、または無効にする信号を入力させることで
可能となる。この信号の制御をプログラムでＯＮ／ＯＦ
Ｆ制御可能なポートでの出力信号とすることで、容易に
プログラムでの選択が可能となる。
【００１７】
【発明の効果】以上説明したように本発明によれば、メ
モリのリフレッシュ動作を消費電流が少ない動作を使用
することによりメモリの消費電流が低減でき、ひいては
システムの消費電流が低減できることにより、電池での
連続動作時間を伸ばすことが可能となる。
モリのリフレッシュ動作を消費電流が少ない動作を使用
することによりメモリの消費電流が低減でき、ひいては
システムの消費電流が低減できることにより、電池での
連続動作時間を伸ばすことが可能となる。
【図１】本発明の原理構成のブロック図である。
【図２】（Ａ）は、本発明におけるノーマルリフレッシ
ュ時の制御信号のタイミングの例を示す図、（Ｂ）はバ
ックアップリフレッシュ時の制御信号のタイミングの例
を示す図である。
ュ時の制御信号のタイミングの例を示す図、（Ｂ）はバ
ックアップリフレッシュ時の制御信号のタイミングの例
を示す図である。
【図３】本発明の実施例におけるＥＭＳでのメモリの選
択方法を示す図である。
択方法を示す図である。
【図４】前記ＥＭＳを使用した場合の実施例のブロック
図である。
図である。
【図５】バンク方式を使用した場合の実施例におけるメ
モリマップである。
モリマップである。
【図６】前記バンク方式を使用した場合のブロック図で
ある。
ある。
【図７】キャッシュシステムを使用した場合の実施例の
ブロック図である。
ブロック図である。
１ 検出手段 ２ ノーマルリフレッシュ回路 ３ バックアップリフレッシュ回路 ４ 選択手段 ５ メモリ １０ 使用中信号 １１ 未使用信号 １２ ノーマルリフレッシュ信号 １３ バックアップリフレッシュ信号 １４ リフレッシュ信号
Claims (4)
- 【請求項１】 ＤＲＡＭによりメモリを構成し、このメ
モリを動作モードまたはデータ保持モードのいずれかを
選択的に使用する情報処理装置において、 前記メモリが使用中であるか否かを検出する検出手段
と、 前記メモリが使用中の場合に通常の動作モードのリフレ
ッシュ動作を行うノーマルリフレッシュ回路と、 前記メモリが不使用の場合にデータ保持モードのリフレ
ッシュ動作を行うバックアップリフレッシュ回路と、 前記検出手段からの信号に基づき前記メモリのリフレッ
シュ動作を、前記ノーマルリフレッシュ回路からの動作
モードのリフレッシュ動作または前記バックアップリフ
レッシュ回路からのデータ保持モードのリフレッシュ動
作のいずれかに切り替える選択手段と、を備えたことを
特徴とする節電型メモリ装置。 - 【請求項２】 前記メモリを選択的に使用する機構が、
ＥＭＳまたはバンク切替方式であることを特徴とする請
求項１記載の節電型メモリ装置。 - 【請求項３】 前記メモリを選択的に使用する機構が、
キャッシュシステムであることを特徴とする請求項１記
載の節電型メモリ装置。 - 【請求項４】 前記選択手段によるリフレッシュ回路の
切り替えの実施をプログラムにより行うようにしたこと
を特徴とする請求項１記載の節電型メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4227860A JPH0660645A (ja) | 1992-08-04 | 1992-08-04 | 節電型メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4227860A JPH0660645A (ja) | 1992-08-04 | 1992-08-04 | 節電型メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0660645A true JPH0660645A (ja) | 1994-03-04 |
Family
ID=16867501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4227860A Pending JPH0660645A (ja) | 1992-08-04 | 1992-08-04 | 節電型メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0660645A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6775716B2 (en) | 2000-05-19 | 2004-08-10 | Matsushita Electric Industrial Co., Ltd. | High-performance DMA controller |
| US7330928B2 (en) | 2004-12-03 | 2008-02-12 | Seiko Epson Corporation | Semiconductor device and electronic instrument |
-
1992
- 1992-08-04 JP JP4227860A patent/JPH0660645A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6775716B2 (en) | 2000-05-19 | 2004-08-10 | Matsushita Electric Industrial Co., Ltd. | High-performance DMA controller |
| US7330928B2 (en) | 2004-12-03 | 2008-02-12 | Seiko Epson Corporation | Semiconductor device and electronic instrument |
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