JPS6015891A - バブルメモリのデータ保護装置 - Google Patents
バブルメモリのデータ保護装置Info
- Publication number
- JPS6015891A JPS6015891A JP58124118A JP12411883A JPS6015891A JP S6015891 A JPS6015891 A JP S6015891A JP 58124118 A JP58124118 A JP 58124118A JP 12411883 A JP12411883 A JP 12411883A JP S6015891 A JPS6015891 A JP S6015891A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- power supply
- bubble
- bubble memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、磁気バブルメモリのアクセス時に電源電圧が
低下した場合にバブルメモリに格納されたデータを保護
しうるバブルメモリのデータ保護方式に関し、特に電源
電圧の低下によってバブルメモリのドライバが誤動作し
てノくプルメモリのデータを破壊しない様にしたノ（プ
ルメモリのデータ保護方式に関する。
低下した場合にバブルメモリに格納されたデータを保護
しうるバブルメモリのデータ保護方式に関し、特に電源
電圧の低下によってバブルメモリのドライバが誤動作し
てノくプルメモリのデータを破壊しない様にしたノ（プ
ルメモリのデータ保護方式に関する。
従来技術
磁気バブルメモリは、記憶内容の保持に電源を要しない
不揮発性メモリであｐ１大答量化が可能なことから、盛
んに利用されている。近年係る）（プルメモリは、カセ
ット状に構成され、本体ＶＣ設けられ゛たバブルカセッ
トアダフリーに着脱することにより、バブルカセットの
データのアクセス（読出し／書込み）を行っている。第
１図は係るバブルメモリとバブルカセットアダプターの
構成図であり、バブルカセットアダプター１は、データ
処理を行うマイクロプロセッサ（ＭＰＵ） １ｏと、制
御プログラムを格納するリードオンリーメモリ（ＲＯＭ
）１１と、データの格納のだめのランダムアクセスメモ
リ（ＲＡＭ）１２と、直−並列変換を行うシリパラ変換
回路（Ｓ／Ｐ） １５と、本体側とデータのやりとりを
行うだめのドライノ（／レシーバ（ＤＲ／Ｒ■） １４
と、データ出力回路（Ｄ Ｏ） １５と、バブルメモリ
駆動回路（ＢＤＶ）１６と、データ入力回路（ＤＩ）１
７と、これらを接するデータ・アドレスバス（ＢＵＳ）
）ｓとで構成されている。バブルカセット２は、バブル
デバイス２０を含む。本体側から書込み又は読出し命令
がＤＲ／ＲＶ１４に与えられると、Ｓ／Ｐ１６で直−並
列変換され、ＢＵＳｌＢを介しＭＰＵ１ｏに通知される
。ＭＰＵ１０はＲＯＭ１１に格納された制御プログラム
に従い、ＢＵＳｌＢを介し動作指令（起動命令、アクセ
スアドレス）を出力回路Ｄ０１５に発し、駆動回路ＢＤ
Ｖ１６を駆動せしめ、バブルデバイス２０を駆動して、
所定の読出し又は書込みを行う。読出しを行う場合には
、バブルデバイス２０の読出しデータは入力回路Ｄ１１
７、Ｂ’Ｕ３１ａを介しＲＡＭ１２に格納された後、Ｍ
ＰＵがＢＵｊ９１Ｂを介しＳ／Ｐ１６、ＤＲ／１ＬＶ１
４ｋａ Ｌテ本（’ＨＩＩＩＦ−ＲＡＭ１２ ）Ｒ出し
データを転送せしめる。
不揮発性メモリであｐ１大答量化が可能なことから、盛
んに利用されている。近年係る）（プルメモリは、カセ
ット状に構成され、本体ＶＣ設けられ゛たバブルカセッ
トアダフリーに着脱することにより、バブルカセットの
データのアクセス（読出し／書込み）を行っている。第
１図は係るバブルメモリとバブルカセットアダプターの
構成図であり、バブルカセットアダプター１は、データ
処理を行うマイクロプロセッサ（ＭＰＵ） １ｏと、制
御プログラムを格納するリードオンリーメモリ（ＲＯＭ
）１１と、データの格納のだめのランダムアクセスメモ
リ（ＲＡＭ）１２と、直−並列変換を行うシリパラ変換
回路（Ｓ／Ｐ） １５と、本体側とデータのやりとりを
行うだめのドライノ（／レシーバ（ＤＲ／Ｒ■） １４
と、データ出力回路（Ｄ Ｏ） １５と、バブルメモリ
駆動回路（ＢＤＶ）１６と、データ入力回路（ＤＩ）１
７と、これらを接するデータ・アドレスバス（ＢＵＳ）
）ｓとで構成されている。バブルカセット２は、バブル
デバイス２０を含む。本体側から書込み又は読出し命令
がＤＲ／ＲＶ１４に与えられると、Ｓ／Ｐ１６で直−並
列変換され、ＢＵＳｌＢを介しＭＰＵ１ｏに通知される
。ＭＰＵ１０はＲＯＭ１１に格納された制御プログラム
に従い、ＢＵＳｌＢを介し動作指令（起動命令、アクセ
スアドレス）を出力回路Ｄ０１５に発し、駆動回路ＢＤ
Ｖ１６を駆動せしめ、バブルデバイス２０を駆動して、
所定の読出し又は書込みを行う。読出しを行う場合には
、バブルデバイス２０の読出しデータは入力回路Ｄ１１
７、Ｂ’Ｕ３１ａを介しＲＡＭ１２に格納された後、Ｍ
ＰＵがＢＵｊ９１Ｂを介しＳ／Ｐ１６、ＤＲ／１ＬＶ１
４ｋａ Ｌテ本（’ＨＩＩＩＦ−ＲＡＭ１２ ）Ｒ出し
データを転送せしめる。
このようにバブルメモリを直接制御するのはバブルメモ
リ駆動回路１６であシ、従来の構成を第２図に示す。バ
ブルデバイス２０のコイルを駆動するコイルドライバ１
６ｂをコイル駆動シーケンス制御回路１６ａがシーケン
ス制御して、コイルドライバ１６ｂを以ってバブルデバ
イス２０のコイルを励磁し、回転磁界を発生し、バブル
を転送する。シーケンス制御回路１６ａｕ、ＭＰＵ１０
の起動信号ＳＴによってシーケンス制御を開始し、ＭＰ
Ｕ１ｏの停止信号ＳＰによって７−ケンス制御を停止す
る。一方、ＭＰＵ１０からは読出し命令、アドレス等の
ファンクション信号ＦＳがファンクションドライバ１６
ｃに到来し、ファンクションドライバ１６Ｃがバブルデ
バイス２０のファンクション（読出し）制御を行うこと
によってバブルデバイス２０から所定のアドレスの格納
データが読出される。
リ駆動回路１６であシ、従来の構成を第２図に示す。バ
ブルデバイス２０のコイルを駆動するコイルドライバ１
６ｂをコイル駆動シーケンス制御回路１６ａがシーケン
ス制御して、コイルドライバ１６ｂを以ってバブルデバ
イス２０のコイルを励磁し、回転磁界を発生し、バブル
を転送する。シーケンス制御回路１６ａｕ、ＭＰＵ１０
の起動信号ＳＴによってシーケンス制御を開始し、ＭＰ
Ｕ１ｏの停止信号ＳＰによって７−ケンス制御を停止す
る。一方、ＭＰＵ１０からは読出し命令、アドレス等の
ファンクション信号ＦＳがファンクションドライバ１６
ｃに到来し、ファンクションドライバ１６Ｃがバブルデ
バイス２０のファンクション（読出し）制御を行うこと
によってバブルデバイス２０から所定のアドレスの格納
データが読出される。
一方、これらの動作電圧は、外部から供給される２４Ｖ
の電圧を電源回路１６ｄで５■のＴＴＬレベルに落し、
シーケンス制御回路１６ａ１コイルドライバ１６ｂ１フ
アンクシヨントライバ１６Ｃに送られ、その動作に供さ
れる。この２４Ｖの電源電圧が低下すると、各回路が誤
動作し、バブルデバイス２０のデータが破壊されるおそ
れがあるため、従来電圧低下検出回路１（Ｓｅを設け、
２４Ｖの電源電圧又は５■の動作電圧が所定レベルよシ
低下すると、ＭＰＵ１０に電圧低下検出信号■ＤＳを出
力していた。これによ、りＭＰＵ１０は停止信号５Ｐ＝
２シ一ケンス制御回路１６ａに送ｐシーケンス制御を終
了せしめ、バブルデバイス２０のバブルを停止せしめた
後、電圧低下検出回路１６ｅか動作禁止信号ＩＨ８を各
ドライバ１６ｂ、’１６Ｃに送出してこれらドライバの
動作を禁止し、誤動作を防止する様にしている。
の電圧を電源回路１６ｄで５■のＴＴＬレベルに落し、
シーケンス制御回路１６ａ１コイルドライバ１６ｂ１フ
アンクシヨントライバ１６Ｃに送られ、その動作に供さ
れる。この２４Ｖの電源電圧が低下すると、各回路が誤
動作し、バブルデバイス２０のデータが破壊されるおそ
れがあるため、従来電圧低下検出回路１（Ｓｅを設け、
２４Ｖの電源電圧又は５■の動作電圧が所定レベルよシ
低下すると、ＭＰＵ１０に電圧低下検出信号■ＤＳを出
力していた。これによ、りＭＰＵ１０は停止信号５Ｐ＝
２シ一ケンス制御回路１６ａに送ｐシーケンス制御を終
了せしめ、バブルデバイス２０のバブルを停止せしめた
後、電圧低下検出回路１６ｅか動作禁止信号ＩＨ８を各
ドライバ１６ｂ、’１６Ｃに送出してこれらドライバの
動作を禁止し、誤動作を防止する様にしている。
従来技術の問題点
しかしながら、従来の誤動作防止の構成では、電源電圧
〃ニ一度低下した後再び正常な動作に復帰した場合、コ
イル、ファンクションドライバの動作が基土されないか
ら、これらドライバが誤動作し、バブルデバイスの格納
データを破壊するおそれがあるという欠点があった。
〃ニ一度低下した後再び正常な動作に復帰した場合、コ
イル、ファンクションドライバの動作が基土されないか
ら、これらドライバが誤動作し、バブルデバイスの格納
データを破壊するおそれがあるという欠点があった。
発明の目的
本発明の目的は、電源電圧が低下した後復帰してもドラ
イバの誤動作の発生を防止して、バブルメモリのデータ
を保腹しうるバブルメモリのデータ保設方式を提供する
にある。
イバの誤動作の発生を防止して、バブルメモリのデータ
を保腹しうるバブルメモリのデータ保設方式を提供する
にある。
発明の概要
本発明では、電源回路（電圧供給回路）の前段に入力電
源保持回路を設け、電圧低下検出回路の電圧低下検出信
号によって入力電源保持回路の保持を解除する様にして
いる。このため、電源回路への電源電圧の印加が切断さ
れるから、電源回路の出力電圧は除々に低下し、電源電
圧が再び正常状態に復帰しても出力電圧は低下すること
になるから、電圧低下検出回路は禁止信号を出力し続け
、ドライバの誤動作を防止することができる。
源保持回路を設け、電圧低下検出回路の電圧低下検出信
号によって入力電源保持回路の保持を解除する様にして
いる。このため、電源回路への電源電圧の印加が切断さ
れるから、電源回路の出力電圧は除々に低下し、電源電
圧が再び正常状態に復帰しても出力電圧は低下すること
になるから、電圧低下検出回路は禁止信号を出力し続け
、ドライバの誤動作を防止することができる。
実施例
以下本発明を実施例によシ詳細に説明する０第６図は本
発明の一実施例ブロック図であり、図中第２図と同一の
ものは同一の記号で示しである。ｏ １６ ｆは入力電
源保持回路であり、電源回路１６ｄの前段に設けられ、
２４Ｖの電源の電源回路１６ｄへの供給を保持するもの
であシ、電圧低下横出回路１６ｅの電圧低下検出信号Ｖ
Ｄ８でその保持が解除されるものである。入力電源保持
回路ＩＳｆは、電圧低下検出信号ＶＤ８がベースに入力
されるトランジスタＴ）Ｌと、これに接続されるリレー
ＲＬ 、抵抗比で構成され、リレーＲＬの第１の接点ｒ
ｌ、はリレーＲＬとトランジスタＴＲの間に設けられ、
リレー几りの第２の接点ｒｔ、は保持回路１６ｆの入力
側と出力側との間に設けられる。８Ｗ１．８Ｗ２は各々
手動スイッチの接点であシ、スイッチＳＷ１は常開式の
ものでオフスイッチを構成し、スイッチＳＷ２は常閉式
のものでオフスイッチを構成する。
発明の一実施例ブロック図であり、図中第２図と同一の
ものは同一の記号で示しである。ｏ １６ ｆは入力電
源保持回路であり、電源回路１６ｄの前段に設けられ、
２４Ｖの電源の電源回路１６ｄへの供給を保持するもの
であシ、電圧低下横出回路１６ｅの電圧低下検出信号Ｖ
Ｄ８でその保持が解除されるものである。入力電源保持
回路ＩＳｆは、電圧低下検出信号ＶＤ８がベースに入力
されるトランジスタＴ）Ｌと、これに接続されるリレー
ＲＬ 、抵抗比で構成され、リレーＲＬの第１の接点ｒ
ｌ、はリレーＲＬとトランジスタＴＲの間に設けられ、
リレー几りの第２の接点ｒｔ、は保持回路１６ｆの入力
側と出力側との間に設けられる。８Ｗ１．８Ｗ２は各々
手動スイッチの接点であシ、スイッチＳＷ１は常開式の
ものでオフスイッチを構成し、スイッチＳＷ２は常閉式
のものでオフスイッチを構成する。
次に第３図構成の動作を説明すると、スイッチ８Ｗ１．
ＳＷ２が動作されていない時は図の状態にあシ、電源２
４Ｖは電源回路１６ｃｔに供給されない。オンスイッチ
ＳＷ１が押下されると、トランジスタＴＲのベースには
抵抗Ｒを介し電位が付与されているので、トランジスタ
ＴＲがオンし、リレーＲＬのコイルに電流が流れ、励磁
されて、リレーＲＬの接点ｒｔ、 、 ｒｔｔを閉とす
る。これにされ、以降オンスイッチ８Ｗ１を開としても
リレー、ＲＬは励磁されたままとなる。又、接点ｒｔ２
が閉となるので、２４■電源はスイッチＳＷ２、接点ｒ
ｔ２を介し電源回路ｉ６ｄへ供給される。このため電源
回路１６ｄが各回路、ドライバ１６ａ〜１６Ｃに動作電
圧が供給され、以降、ＭＰＵ１ｏから起動信号ＳＴがシ
ーケンス制御回路１６ａを起動し、ドライバ１６ｂによ
りバブルデバイス２０の励磁コイルを所定のシーケンス
で励磁せしめ、回転磁界を発生し、バブルを転送せしめ
る。ＭＰＵ１０はバブルへのアクセスが必要な時、ノア
３ジヨン信号ＦＳをドライバ１６ｃに送り、ドライバ１
６ｃによシバプルデバイス２０に所定の読出し／書込み
を行なう。
ＳＷ２が動作されていない時は図の状態にあシ、電源２
４Ｖは電源回路１６ｃｔに供給されない。オンスイッチ
ＳＷ１が押下されると、トランジスタＴＲのベースには
抵抗Ｒを介し電位が付与されているので、トランジスタ
ＴＲがオンし、リレーＲＬのコイルに電流が流れ、励磁
されて、リレーＲＬの接点ｒｔ、 、 ｒｔｔを閉とす
る。これにされ、以降オンスイッチ８Ｗ１を開としても
リレー、ＲＬは励磁されたままとなる。又、接点ｒｔ２
が閉となるので、２４■電源はスイッチＳＷ２、接点ｒ
ｔ２を介し電源回路ｉ６ｄへ供給される。このため電源
回路１６ｄが各回路、ドライバ１６ａ〜１６Ｃに動作電
圧が供給され、以降、ＭＰＵ１ｏから起動信号ＳＴがシ
ーケンス制御回路１６ａを起動し、ドライバ１６ｂによ
りバブルデバイス２０の励磁コイルを所定のシーケンス
で励磁せしめ、回転磁界を発生し、バブルを転送せしめ
る。ＭＰＵ１０はバブルへのアクセスが必要な時、ノア
３ジヨン信号ＦＳをドライバ１６ｃに送り、ドライバ１
６ｃによシバプルデバイス２０に所定の読出し／書込み
を行なう。
この間中、電圧低下検出回路１６ｅは、電源電圧（２４
Ｖ）及び動作電圧（５■）を鑑視し、いずれかが所定レ
ベル低下すると電圧低下検出信号ＶＤ８を発する。検出
信号ＶＤＳはＭＰＵ１ｏへ通知され、ＭＰＵ１ｏは停止
信号ＳＰをシーケンス制御回路１６ａへ送出する。これ
とともに検出信号ＶＤＳは保持回路１６ｆのトランジス
タＴＲのベースに入力し、トランジスタＴＲをオフする
。これによって、リレー凡りの励磁が解除され、接点’
４ ＋ ｒ４を開とする。このため、電源回路１６ｄへ
の電源電圧２４Ｖの供給は切られる。電源回路１６ｄは
内部のコンデンサによって電源の供給が切られても一定
時間一定レベルの出力電圧を出力できるから、その間に
シーケンス制御回路１６ａはバブルの転送を停止させる
所定の終了シーケンスを行うことができ、それ以降出力
電圧は低下する。一方、電圧低下検出回路１６ｅは前述
のシークーンス終了でバブルの転送が停止した後、禁止
信号ｉ １４ Ｓを出力し、両ドライバ１６ｂ、１６Ｃ
の動作を禁止する。この後再び電源電圧が正常な状態に
回復しても、電源回路１６ｄへの供給がカットされてい
るので、１ｊＬ源回路１６ｄの出力電圧は正常な動作電
圧以下となっているから、電圧低下検出回路１６ｅｉｄ
検出信号ＶＤ８及び禁止信号Ｉ ｌ−Ｉ Ｓ ｉ出力し
続ける。このため、各回路、ドライバの動作は行なわれ
ないから、これらが誤動作を生じることなく、バブルデ
バイス２０へ悪影響を及はさない。
Ｖ）及び動作電圧（５■）を鑑視し、いずれかが所定レ
ベル低下すると電圧低下検出信号ＶＤ８を発する。検出
信号ＶＤＳはＭＰＵ１ｏへ通知され、ＭＰＵ１ｏは停止
信号ＳＰをシーケンス制御回路１６ａへ送出する。これ
とともに検出信号ＶＤＳは保持回路１６ｆのトランジス
タＴＲのベースに入力し、トランジスタＴＲをオフする
。これによって、リレー凡りの励磁が解除され、接点’
４ ＋ ｒ４を開とする。このため、電源回路１６ｄへ
の電源電圧２４Ｖの供給は切られる。電源回路１６ｄは
内部のコンデンサによって電源の供給が切られても一定
時間一定レベルの出力電圧を出力できるから、その間に
シーケンス制御回路１６ａはバブルの転送を停止させる
所定の終了シーケンスを行うことができ、それ以降出力
電圧は低下する。一方、電圧低下検出回路１６ｅは前述
のシークーンス終了でバブルの転送が停止した後、禁止
信号ｉ １４ Ｓを出力し、両ドライバ１６ｂ、１６Ｃ
の動作を禁止する。この後再び電源電圧が正常な状態に
回復しても、電源回路１６ｄへの供給がカットされてい
るので、１ｊＬ源回路１６ｄの出力電圧は正常な動作電
圧以下となっているから、電圧低下検出回路１６ｅｉｄ
検出信号ＶＤ８及び禁止信号Ｉ ｌ−Ｉ Ｓ ｉ出力し
続ける。このため、各回路、ドライバの動作は行なわれ
ないから、これらが誤動作を生じることなく、バブルデ
バイス２０へ悪影響を及はさない。
発明の詳細
な説明した様に本発明によれば、バブルメモリの駆動回
路に動作電圧を供給する電圧供給回路の前段に入力電源
保持回路を設け、電圧低下検出回路の電圧低下検出信号
により入力電源保持回路の保持を解除して、電圧供給回
路への電源電圧の供給をカットしているので、電源電圧
が一度低下し再び正常状態に回復する様な事態が生じて
も、駆動回路の動作が禁止され、誤動作のｌｉミノ止が
可能となるという効果を奏する。又、１Ｅ鯨電圧が低下
したままの場合も誤動作防止が可能となり、バブルメモ
リの格納データを破壊することがないという効果も奏す
る。更に、そのための構成も容易であシ、実用上極めて
有用である。
路に動作電圧を供給する電圧供給回路の前段に入力電源
保持回路を設け、電圧低下検出回路の電圧低下検出信号
により入力電源保持回路の保持を解除して、電圧供給回
路への電源電圧の供給をカットしているので、電源電圧
が一度低下し再び正常状態に回復する様な事態が生じて
も、駆動回路の動作が禁止され、誤動作のｌｉミノ止が
可能となるという効果を奏する。又、１Ｅ鯨電圧が低下
したままの場合も誤動作防止が可能となり、バブルメモ
リの格納データを破壊することがないという効果も奏す
る。更に、そのための構成も容易であシ、実用上極めて
有用である。
尚、本発明を一実施例により説明したが、本発明の主旨
の範囲内で種々の変形が可能でろｐ、これらを本発明の
範囲から排除するものではない。
の範囲内で種々の変形が可能でろｐ、これらを本発明の
範囲から排除するものではない。
第１図は一般的なバブルメモリの制御回路構成図、第２
図は従来のバブルメモリのデータ保護方式説明図、第６
図は本発明の一実施例ブロック図である。 図中、１・・・バブルアダプタ（バブル制御回路）、２
°°°バブルカセツト、ｉｏ−゛・マイクロプロセッサ
、１６・・・バブル駆動回路、２０・・・バブルデバイ
ス、１６ｂ、１６Ｃ・・・ドライバ（駆動回路）、１６
ｄ°゛°電圧供給回路、１６ｅ・・・電圧低下検出回路
、１６ｆ・・・入力電源保持回路。 特許出願人 ファナック株式会社 代理人 弁理士 辻 實 外１名
図は従来のバブルメモリのデータ保護方式説明図、第６
図は本発明の一実施例ブロック図である。 図中、１・・・バブルアダプタ（バブル制御回路）、２
°°°バブルカセツト、ｉｏ−゛・マイクロプロセッサ
、１６・・・バブル駆動回路、２０・・・バブルデバイ
ス、１６ｂ、１６Ｃ・・・ドライバ（駆動回路）、１６
ｄ°゛°電圧供給回路、１６ｅ・・・電圧低下検出回路
、１６ｆ・・・入力電源保持回路。 特許出願人 ファナック株式会社 代理人 弁理士 辻 實 外１名
Claims (1)
- バブルメモリを駆動する駆動回路と、該駆動回路に動作
電圧を供給する回路と、該動作電圧の電圧低下を検出す
る検出回路とを有し、該検出回路の電圧低下検出信号に
基いて該駆動回路の誤動作を防止して該バブルメモリの
データを保護するバブルメモリのデータ保護方式におい
て、該電圧供給回路の前段に入力電源保持回路を設け、
該電圧低下検出信号により該入力電源保持回路の保持を
解除することを特徴とするバブルメモリのデータ保餓方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124118A JPS6015891A (ja) | 1983-07-08 | 1983-07-08 | バブルメモリのデータ保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124118A JPS6015891A (ja) | 1983-07-08 | 1983-07-08 | バブルメモリのデータ保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6015891A true JPS6015891A (ja) | 1985-01-26 |
| JPS6360478B2 JPS6360478B2 (ja) | 1988-11-24 |
Family
ID=14877365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58124118A Granted JPS6015891A (ja) | 1983-07-08 | 1983-07-08 | バブルメモリのデータ保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6015891A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61204886A (ja) * | 1985-03-06 | 1986-09-10 | Fujitsu Ltd | 磁気バブルメモリの制御回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5457845A (en) * | 1977-10-15 | 1979-05-10 | Fujitsu Ltd | Control system for magnetic bubble |
-
1983
- 1983-07-08 JP JP58124118A patent/JPS6015891A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5457845A (en) * | 1977-10-15 | 1979-05-10 | Fujitsu Ltd | Control system for magnetic bubble |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61204886A (ja) * | 1985-03-06 | 1986-09-10 | Fujitsu Ltd | 磁気バブルメモリの制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6360478B2 (ja) | 1988-11-24 |
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