JPH0844622A - 情報処理装置 - Google Patents
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- JPH0844622A JPH0844622A JP17789394A JP17789394A JPH0844622A JP H0844622 A JPH0844622 A JP H0844622A JP 17789394 A JP17789394 A JP 17789394A JP 17789394 A JP17789394 A JP 17789394A JP H0844622 A JPH0844622 A JP H0844622A
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- power supply
- flash memory
- information processing
- power
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
(57)【要約】
【目的】 フラッシュメモリの不揮発性を利用し、動作
中の消費電力を低減させることが可能なフラッシュメモ
リを用いた情報処理装置を提供すること。 【構成】 中央処理装置と、主記憶部と、表示部と、外
部インタフェースと、電源制御部と、それらを接続する
バスとから構成され、主記憶部の一部が複数のフラッシ
ュメモリで構成される情報処理装置であって、前記電源
制御部が、前記複数のフラッシュメモリの電源のON/
OFFを制御することを特徴とする。
中の消費電力を低減させることが可能なフラッシュメモ
リを用いた情報処理装置を提供すること。 【構成】 中央処理装置と、主記憶部と、表示部と、外
部インタフェースと、電源制御部と、それらを接続する
バスとから構成され、主記憶部の一部が複数のフラッシ
ュメモリで構成される情報処理装置であって、前記電源
制御部が、前記複数のフラッシュメモリの電源のON/
OFFを制御することを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は、コンピュータ、携帯情
報端末などの情報処理装置に係わり、特に、主記憶部の
一部にフラッシュメモリを使用した情報処理装置に関す
る。
報端末などの情報処理装置に係わり、特に、主記憶部の
一部にフラッシュメモリを使用した情報処理装置に関す
る。
【0002】
【従来の技術】情報処理装置に用いられる記憶素子とし
ては、リードオンリーメモリ(ROM)、ランダムアク
セスメモリ(RAM)に大別される。
ては、リードオンリーメモリ(ROM)、ランダムアク
セスメモリ(RAM)に大別される。
【0003】リードオンリーメモリ(ROM)には、マ
スクROM、プログラマブルROM(PROM)、イレ
ーザブルPROM(EPROM)、エレクトリックイレ
ーザブルPROM(EEPROM)、フラッシュメモリ
がある。
スクROM、プログラマブルROM(PROM)、イレ
ーザブルPROM(EPROM)、エレクトリックイレ
ーザブルPROM(EEPROM)、フラッシュメモリ
がある。
【0004】また、ランダムアクセスメモリ(RAM)
には、ダイナミックRAM(DRAM)、スタティック
RAM(SRAM)がある。
には、ダイナミックRAM(DRAM)、スタティック
RAM(SRAM)がある。
【0005】このリードオンリーメモリ(ROM)の特
徴としては、不揮発性であり電源を与えなくとも情報を
保持できるが、一方、ランダムアクセスメモリ(RA
M)は、電源を与えないと格納した情報は失われる。
徴としては、不揮発性であり電源を与えなくとも情報を
保持できるが、一方、ランダムアクセスメモリ(RA
M)は、電源を与えないと格納した情報は失われる。
【0006】個人向けの情報装置として、ノート型のコ
ンピュータ、あるいは、携帯情報端末装置が使用されて
いる。
ンピュータ、あるいは、携帯情報端末装置が使用されて
いる。
【0007】この二つの装置に共通な特長として、移動
しながら使用する点があるが、その場合に一般の商用電
源より電源を得ることができず、電池駆動が基本とな
る。
しながら使用する点があるが、その場合に一般の商用電
源より電源を得ることができず、電池駆動が基本とな
る。
【0008】その場合、長時間の使用を考慮して、電源
容量の増加、あるいは、消費電力を低減させる必要があ
る。
容量の増加、あるいは、消費電力を低減させる必要があ
る。
【0009】現在のノート型のコンピュータ、あるい
は、携帯情報端末では、消費電力の低減を考慮し、主記
憶部に使用されるメモリの種類が決定されている。
は、携帯情報端末では、消費電力の低減を考慮し、主記
憶部に使用されるメモリの種類が決定されている。
【0010】即ち、書き換えの必要のない領域、例え
ば、オペレーティングシステムの領域などには、安価で
消費電力の少ないマスクROMが使用されており、書き
換えの可能性のある領域には、スタティックRAM(S
RAM)が使用されている。
ば、オペレーティングシステムの領域などには、安価で
消費電力の少ないマスクROMが使用されており、書き
換えの可能性のある領域には、スタティックRAM(S
RAM)が使用されている。
【0011】スタティックRAM(SRAM)は、一般
のコンピュータに使用されているダイナミックRAM
(DRAM)に比べ、消費電力は非常に少なく電池駆動
に適しているが、その反面チップ面積が大きい、高価と
なるという欠点を有している。
のコンピュータに使用されているダイナミックRAM
(DRAM)に比べ、消費電力は非常に少なく電池駆動
に適しているが、その反面チップ面積が大きい、高価と
なるという欠点を有している。
【0012】そのため、最近注目を集めているのがフラ
ッシュメモリである。
ッシュメモリである。
【0013】フラッシュメモリは不揮発性であるため
に、データ保持用の電源を必要せず、また、その素子構
造からチップ面積を小さくすることができ、安価で大容
量のメモリである。
に、データ保持用の電源を必要せず、また、その素子構
造からチップ面積を小さくすることができ、安価で大容
量のメモリである。
【0014】その大容量、書き換え可能、および、低消
費電力という特性を利用して、フラッシュメモリを情報
処理装置の主記憶部へ応用することが、例えば、特開平
05―334168号公報に記載されている。
費電力という特性を利用して、フラッシュメモリを情報
処理装置の主記憶部へ応用することが、例えば、特開平
05―334168号公報に記載されている。
【0015】
【発明が解決しようとする課題】前記公報(特開平05
―334168号)の記載によれば、フラッシュメモリ
を主記憶部に応用し、フラッシュメモリ含む情報処理装
置の電源がOFFとされた場合のみに、フラッシュメモ
リの不揮発性を利用し、消費電力を低減するようにして
いる。
―334168号)の記載によれば、フラッシュメモリ
を主記憶部に応用し、フラッシュメモリ含む情報処理装
置の電源がOFFとされた場合のみに、フラッシュメモ
リの不揮発性を利用し、消費電力を低減するようにして
いる。
【0016】しかしながら、前記公報(特開平05―3
34168号)には、フラッシュメモリ含む情報処理装
置の動作中に、フラッシュメモリの不揮発性を生かして
より消費電力を低減することについては考慮されていな
い。
34168号)には、フラッシュメモリ含む情報処理装
置の動作中に、フラッシュメモリの不揮発性を生かして
より消費電力を低減することについては考慮されていな
い。
【0017】本発明の目的は、フラッシュメモリを用い
た情報処理装置において、情報処理装置の動作中の消費
電力を低減できる技術を提供することにある。
た情報処理装置において、情報処理装置の動作中の消費
電力を低減できる技術を提供することにある。
【0018】本発明の前記目的並びにその他の目的及び
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。
【0019】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
【0020】(1)中央処理装置と、主記憶部と、表示
部と、外部インタフェースと、電源制御部と、それらを
接続するバスとから構成され、主記憶部の一部が複数の
フラッシュメモリで構成される情報処理装置であって、
前記電源制御部が、前記複数のフラッシュメモリの電源
のON/OFFを制御することを特徴とする。
部と、外部インタフェースと、電源制御部と、それらを
接続するバスとから構成され、主記憶部の一部が複数の
フラッシュメモリで構成される情報処理装置であって、
前記電源制御部が、前記複数のフラッシュメモリの電源
のON/OFFを制御することを特徴とする。
【0021】(2)前記(1)の手段において、前記電
源制御部は、アドレスバス上のアドレスを演算して、前
記複数のフラッシュメモリの電源のON/OFFを制御
することを特徴とする。
源制御部は、アドレスバス上のアドレスを演算して、前
記複数のフラッシュメモリの電源のON/OFFを制御
することを特徴とする。
【0022】(3)前記(1)ないし(2)手段におい
て、前記中央処理装置のスリープモードを検出するため
の電源監視手段を有し、前記電源監視手段で前記中央処
理装置のスリープモードを検出した場合に、前記電源制
御部が、前記複数のフラッシュメモリの電源をOFFと
することを特徴とする。
て、前記中央処理装置のスリープモードを検出するため
の電源監視手段を有し、前記電源監視手段で前記中央処
理装置のスリープモードを検出した場合に、前記電源制
御部が、前記複数のフラッシュメモリの電源をOFFと
することを特徴とする。
【0023】(4)前記(1)ないし(3)手段におい
て、前記中央処理装置の内部あるいは外部にキャシュメ
モリを有し、前記キャッシュメモリから前記複数のフラ
ッシュメモリをアクセスするアクセス時間のみ、前記電
源制御部が、前記複数のフラッシュメモリの電源をON
とすることを特徴とする。
て、前記中央処理装置の内部あるいは外部にキャシュメ
モリを有し、前記キャッシュメモリから前記複数のフラ
ッシュメモリをアクセスするアクセス時間のみ、前記電
源制御部が、前記複数のフラッシュメモリの電源をON
とすることを特徴とする。
【0024】
【作用】前記各手段によれば、フラッシュメモリを用い
た情報処理装置において、フラッシュメモリの不揮発性
を利用して、電源制御部でアクセスされていないフラッ
シュメモリの電源をOFFとするようにしたので、アク
セスされていないフラッシュメモリの消費電力を低減す
ることが可能となる。
た情報処理装置において、フラッシュメモリの不揮発性
を利用して、電源制御部でアクセスされていないフラッ
シュメモリの電源をOFFとするようにしたので、アク
セスされていないフラッシュメモリの消費電力を低減す
ることが可能となる。
【0025】これにより、フラッシュメモリを用いた情
報処理装置において、より消費電力を低減することが可
能となる。
報処理装置において、より消費電力を低減することが可
能となる。
【0026】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【0027】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【0028】〔実施例1〕図1は、本発明の一実施例
(実施例1)であるフラッシュメモリを用いた情報処理
装置の概略構成を示すブロック図である。
(実施例1)であるフラッシュメモリを用いた情報処理
装置の概略構成を示すブロック図である。
【0029】図1に示すように、本実施例1の情報処理
装置は、中央処理装置(CPU)1、マスクROM2、
フラッシュメモリ3、電源制御部5、ランダムアクセス
メモリ(RAM)6、表示用メモリ7、液晶ディスプレ
イ制御部8、液晶ディスプレイ9、ICカードインタフ
ェース10、ICカード11、データバッファ12、通
信インタフェース13、周辺装置制御部15、外部記憶
装置16、キーボード17、および、システムバス14
から構成される。
装置は、中央処理装置(CPU)1、マスクROM2、
フラッシュメモリ3、電源制御部5、ランダムアクセス
メモリ(RAM)6、表示用メモリ7、液晶ディスプレ
イ制御部8、液晶ディスプレイ9、ICカードインタフ
ェース10、ICカード11、データバッファ12、通
信インタフェース13、周辺装置制御部15、外部記憶
装置16、キーボード17、および、システムバス14
から構成される。
【0030】中央処理装置1は、システムバス14を介
して、マスクROM2、フラッシュメモリ3およびRA
M6に記憶されているプログラムを読み出し、実行す
る。
して、マスクROM2、フラッシュメモリ3およびRA
M6に記憶されているプログラムを読み出し、実行す
る。
【0031】また、中央処理装置1は、システムバス1
4を介して、表示用メモリ7、液晶ディスプレイ制御部
8、ICカードインタフェース10、および、データバ
ッファ12との間で情報の転送を行う。
4を介して、表示用メモリ7、液晶ディスプレイ制御部
8、ICカードインタフェース10、および、データバ
ッファ12との間で情報の転送を行う。
【0032】また、外部記憶装置16、キーボード17
は、周辺装置制御部15およびシステムバス14を介し
て、中央処理装置1に接続されている。
は、周辺装置制御部15およびシステムバス14を介し
て、中央処理装置1に接続されている。
【0033】液晶ディスプレイ制御部8は、表示用メモ
リ7に蓄えられた情報を用いて、液晶ディスプレイ9に
表示を行う。
リ7に蓄えられた情報を用いて、液晶ディスプレイ9に
表示を行う。
【0034】本実施例1では、ICカードインタフェー
ス10を介してICカード11を接続することが可能で
あり、また、データバッファ12を介して接続されてい
る通信インタフェース13へは、様々な通信装置を接続
することが可能である。
ス10を介してICカード11を接続することが可能で
あり、また、データバッファ12を介して接続されてい
る通信インタフェース13へは、様々な通信装置を接続
することが可能である。
【0035】電源制御部5は、電源制御信号4をフラッ
シュメモリ3に対して出力し、電源制御信号4によりフ
ラッシュメモリ3の電源がON/OFFされる。
シュメモリ3に対して出力し、電源制御信号4によりフ
ラッシュメモリ3の電源がON/OFFされる。
【0036】例えば、中央処理装置1がフラッシュメモ
リ3にアクセスを行っていない場合は、電源制御部5か
らの電源制御信号4によりフラッシュメモリ3の電源は
OFFとされ、中央処理装置1がフラッシュメモリ3に
アクセスする場合は、電源制御部5からの電源制御信号
4によりフラッシュメモリ3の電源はONとされる。
リ3にアクセスを行っていない場合は、電源制御部5か
らの電源制御信号4によりフラッシュメモリ3の電源は
OFFとされ、中央処理装置1がフラッシュメモリ3に
アクセスする場合は、電源制御部5からの電源制御信号
4によりフラッシュメモリ3の電源はONとされる。
【0037】図2は、本実施例1における電源制御部5
とフラッシュメモリ3との接続例を示す図である。
とフラッシュメモリ3との接続例を示す図である。
【0038】図2に示すように、本実施例1におけるフ
ラッシュメモリ3は、複数のフラッシュメモリ(20、
21、22、23)で構成されている。
ラッシュメモリ3は、複数のフラッシュメモリ(20、
21、22、23)で構成されている。
【0039】電源制御部5と、複数のフラッシュメモリ
(20、21、22、23)とは、それぞれ電源制御信
号1(24)〜4(27)、イネーブル信号1(28)
〜4(31)を介して接続されている。
(20、21、22、23)とは、それぞれ電源制御信
号1(24)〜4(27)、イネーブル信号1(28)
〜4(31)を介して接続されている。
【0040】また、中央処理装置1とは、イネーブル信
号32、クロック33を介して接続され、システムバス
14を介してアドレス情報を受け取ることができる。
号32、クロック33を介して接続され、システムバス
14を介してアドレス情報を受け取ることができる。
【0041】次に、電源制御部5の動作について説明す
る。
る。
【0042】電源制御部5は、システムバス14を介し
て、中央処理装置1より中央処理装置1の指し示すアド
レスを受け取り、アドレス演算を行い、動作させる必要
があるフラッシュメモリ(20、21、22、23)の
電源をONとする。
て、中央処理装置1より中央処理装置1の指し示すアド
レスを受け取り、アドレス演算を行い、動作させる必要
があるフラッシュメモリ(20、21、22、23)の
電源をONとする。
【0043】例えば、動作させる必要があるフラッシュ
メモリ(20、21、22、23)が、フラッシュメモ
リ1(20)の場合、電源制御信号1(24)に電源を
与え、フラッシュメモリ1(20)を動作可能とする。
メモリ(20、21、22、23)が、フラッシュメモ
リ1(20)の場合、電源制御信号1(24)に電源を
与え、フラッシュメモリ1(20)を動作可能とする。
【0044】フラッシュメモリ1(20)が動作可能と
なったとき、フラッシュメモリ1(20)よりイネーブ
ル信号1(28)が発行されるので、このイネーブル信
号1(28)よりイネーブル信号32を生成し、中央処
理装置1へ出力する。
なったとき、フラッシュメモリ1(20)よりイネーブ
ル信号1(28)が発行されるので、このイネーブル信
号1(28)よりイネーブル信号32を生成し、中央処
理装置1へ出力する。
【0045】図3は、本実施例1における電源制御部5
の内部構成を示す図である。
の内部構成を示す図である。
【0046】図3に示すように、電源制御部5は、中央
処理装置1からのアドレスをアドレスデコーダ34で演
算し、チップセレクト信号1(36)〜4(39)を発
生し、それを中央処理装置1からのクロック33を用い
て、ラッチ35により、電源制御信号1(24)〜4
(27)として出力する。
処理装置1からのアドレスをアドレスデコーダ34で演
算し、チップセレクト信号1(36)〜4(39)を発
生し、それを中央処理装置1からのクロック33を用い
て、ラッチ35により、電源制御信号1(24)〜4
(27)として出力する。
【0047】各フラッシュメモリ(20、21、22、
23)のイネーブル信号1(28)〜4(31)は、電
源制御部5内で論理積がとられ、フラッシュメモリ(2
0、21、22、23)が一つでも動作可能な場合に、
中央処理装置1へイネーブル信号32が動作可能として
出力される。
23)のイネーブル信号1(28)〜4(31)は、電
源制御部5内で論理積がとられ、フラッシュメモリ(2
0、21、22、23)が一つでも動作可能な場合に、
中央処理装置1へイネーブル信号32が動作可能として
出力される。
【0048】〔実施例2〕本実施例2は、電源制御部5
内のアドレスデコーダ34の動作が前記実施例1と相違
するが、その他の構成は前記実施例1と同じである。
内のアドレスデコーダ34の動作が前記実施例1と相違
するが、その他の構成は前記実施例1と同じである。
【0049】本実施例2は、中央処理装置1の指し示す
アドレスを含むフラッシュメモリ(20、21、22、
23)のみ動作可能としたものである。
アドレスを含むフラッシュメモリ(20、21、22、
23)のみ動作可能としたものである。
【0050】図4は、本実施例2における、電源制御部
5内のアドレスデコーダ34の動作フローチャートであ
る。
5内のアドレスデコーダ34の動作フローチャートであ
る。
【0051】以下、図4を用いて、本実施例2における
電源制御部5内のアドレスデコーダ34の動作について
説明する。
電源制御部5内のアドレスデコーダ34の動作について
説明する。
【0052】ステップ101で、電源制御部5は、中央
処理装置1よりアドレスを取得し、ステップ102で、
電源制御部5内のアドレスデコーダ34において、取得
したアドレスをビット演算する。
処理装置1よりアドレスを取得し、ステップ102で、
電源制御部5内のアドレスデコーダ34において、取得
したアドレスをビット演算する。
【0053】次に、ステップ103で、取得したアドレ
スを含むフラッシュメモリ(20、21、22、23)
のチップセレクト信号(36、37、38、39)のみ
をONとし、ステップ104で、それを電源制御信号
(24、25、26、27)としてフラッシュメモリ
(20、21、22、23)に出力する。
スを含むフラッシュメモリ(20、21、22、23)
のチップセレクト信号(36、37、38、39)のみ
をONとし、ステップ104で、それを電源制御信号
(24、25、26、27)としてフラッシュメモリ
(20、21、22、23)に出力する。
【0054】例えば、図3中で中央処理装置1の指し示
すアドレスがフラッシュメモリ1(20)の場合、チッ
プセレクト信号1(36)のみONとなり、これをラッ
チして、電源制御信号1(24)のみに電源が与えら
れ、フラッシュメモリ1(20)のみが動作可能とな
る。
すアドレスがフラッシュメモリ1(20)の場合、チッ
プセレクト信号1(36)のみONとなり、これをラッ
チして、電源制御信号1(24)のみに電源が与えら
れ、フラッシュメモリ1(20)のみが動作可能とな
る。
【0055】〔実施例3〕本実施例3は、電源制御部5
内にグループテーブル40が設けられることと、アドレ
スデコーダ34の動作が前記実施例1と相違するが、そ
の他の構成は前記実施例1と同じである。
内にグループテーブル40が設けられることと、アドレ
スデコーダ34の動作が前記実施例1と相違するが、そ
の他の構成は前記実施例1と同じである。
【0056】本実施例3は、中央処理装置1の指し示す
アドレスを含むフラッシュメモリ(20、21、22、
23)とグループ化されたフラッシュメモリ(20、2
1、22、23)を動作可能とするものである。
アドレスを含むフラッシュメモリ(20、21、22、
23)とグループ化されたフラッシュメモリ(20、2
1、22、23)を動作可能とするものである。
【0057】図5は、本実施例3における電源制御部5
の内部構成を示す図である。
の内部構成を示す図である。
【0058】図5に示すように、本実施例3では、電源
制御部5の内部にグループテーブル40が設けられる。
制御部5の内部にグループテーブル40が設けられる。
【0059】図6は、本実施例3における、電源制御部
5内のアドレスデコーダ34の動作フローチャートであ
る。
5内のアドレスデコーダ34の動作フローチャートであ
る。
【0060】以下、図6を用いて、本実施例3における
電源制御部5内のアドレスデコーダ34の動作について
説明する。
電源制御部5内のアドレスデコーダ34の動作について
説明する。
【0061】ステップ111で、電源制御部5は、中央
処理装置1よりアドレスを取得し、ステップ112で、
取得したアドレスをビット演算する。
処理装置1よりアドレスを取得し、ステップ112で、
取得したアドレスをビット演算する。
【0062】次に、ステップ113で、取得したアドレ
スを含むフラッシュメモリ(20、21、22、23)
の情報を得て、その情報よりグループテーブル40を参
照して、グループ化されたフラッシュメモリ(20、2
1、22、23)を入手する。
スを含むフラッシュメモリ(20、21、22、23)
の情報を得て、その情報よりグループテーブル40を参
照して、グループ化されたフラッシュメモリ(20、2
1、22、23)を入手する。
【0063】次に、入手したフラッシュメモリ(20、
21、22、23)のチップセレクト信号(36、3
7、38、39)のみをONとし、それを電源制御信号
(24、25、26、27)としてフラッシュメモリ
(20、21、22、23)に出力する。
21、22、23)のチップセレクト信号(36、3
7、38、39)のみをONとし、それを電源制御信号
(24、25、26、27)としてフラッシュメモリ
(20、21、22、23)に出力する。
【0064】例えば、図3中で中央処理装置1の指し示
すアドレスがフラッシュメモリ1(20)であり、フラ
ッシュメモリ2(21)がグループ化されていた場合、
チップセレクト信号1(36)およびチップセレクト信
号2(37)のみONとなり、これをラッチして、電源
制御信号1(24)および電源制御信号2(25)のみ
に電源が与えられ、フラッシュメモリ1(20)および
フラッシュメモリ2(21)のみが動作可能となる。
すアドレスがフラッシュメモリ1(20)であり、フラ
ッシュメモリ2(21)がグループ化されていた場合、
チップセレクト信号1(36)およびチップセレクト信
号2(37)のみONとなり、これをラッチして、電源
制御信号1(24)および電源制御信号2(25)のみ
に電源が与えられ、フラッシュメモリ1(20)および
フラッシュメモリ2(21)のみが動作可能となる。
【0065】〔実施例4〕本実施例4は、電源制御部5
内のアドレスデコーダ34の動作が前記実施例1と相違
するが、その他の構成は前記実施例1と同じである。
内のアドレスデコーダ34の動作が前記実施例1と相違
するが、その他の構成は前記実施例1と同じである。
【0066】本実施例4は、大きなプログラムをリード
・ライトする場合等に、中央処理装置1の指し示すアド
レスを含むフラッシュメモリ(20、21、22、2
3)とその前後のアドレスに位置するフラッシュメモリ
(20、21、22、23)を動作可能とするものであ
る。
・ライトする場合等に、中央処理装置1の指し示すアド
レスを含むフラッシュメモリ(20、21、22、2
3)とその前後のアドレスに位置するフラッシュメモリ
(20、21、22、23)を動作可能とするものであ
る。
【0067】図7は、本実施例4における、電源制御部
5内のアドレスデコーダ34の動作フローチャートであ
る。
5内のアドレスデコーダ34の動作フローチャートであ
る。
【0068】以下、図7を用いて、本実施例4における
電源制御部5内のアドレスデコーダ34の動作について
説明する。
電源制御部5内のアドレスデコーダ34の動作について
説明する。
【0069】ステップ121で、電源制御部5は、中央
処理装置1よりアドレスを取得し、ステップ122で、
取得したアドレスをビット演算し、取得したアドレスを
含むフラッシュメモリ(20、21、22、23)の情
報、および、取得したアドレスを含むフラッシュメモリ
(20、21、22、23)内での相対的な位置アドレ
スを取得する。
処理装置1よりアドレスを取得し、ステップ122で、
取得したアドレスをビット演算し、取得したアドレスを
含むフラッシュメモリ(20、21、22、23)の情
報、および、取得したアドレスを含むフラッシュメモリ
(20、21、22、23)内での相対的な位置アドレ
スを取得する。
【0070】次に、ステップ123で、取得したアドレ
スを含むフラッシュメモリ(20、21、22、23)
のチップセレクト信号(36、37、38、39)のみ
をONとする。
スを含むフラッシュメモリ(20、21、22、23)
のチップセレクト信号(36、37、38、39)のみ
をONとする。
【0071】次に、ステップ124で、取得した相対的
な位置アドレスが変更可能な値HADDより大きいか否
かを判断し、大きい場合には、ステップ125で、取得
したアドレスを含むフラッシュメモリ(20、21、2
2、23)とアドレスが連続し、その後ろのアドレスに
位置するフラッシュメモリ(20、21、22、23)
のチップセレクト信号(36、37、38、39)をO
Nとする。
な位置アドレスが変更可能な値HADDより大きいか否
かを判断し、大きい場合には、ステップ125で、取得
したアドレスを含むフラッシュメモリ(20、21、2
2、23)とアドレスが連続し、その後ろのアドレスに
位置するフラッシュメモリ(20、21、22、23)
のチップセレクト信号(36、37、38、39)をO
Nとする。
【0072】また、ステップ124で取得した相対的な
位置アドレスが変更可能な値HADDより小さい場合に
は、ステップ127で、取得した相対的な位置アドレス
が変更可能な値LADDより小さいか否かを判断し、小
さい場合には、ステップ128で、取得したアドレスを
含むフラッシュメモリ(20、21、22、23)とア
ドレスが連続し、その前のアドレスに位置するフラッシ
ュメモリ(20、21、22、23)のチップセレクト
信号(36、37、38、39)をONとする。
位置アドレスが変更可能な値HADDより小さい場合に
は、ステップ127で、取得した相対的な位置アドレス
が変更可能な値LADDより小さいか否かを判断し、小
さい場合には、ステップ128で、取得したアドレスを
含むフラッシュメモリ(20、21、22、23)とア
ドレスが連続し、その前のアドレスに位置するフラッシ
ュメモリ(20、21、22、23)のチップセレクト
信号(36、37、38、39)をONとする。
【0073】次に、ONとされたチップセレクト信号
(36、37、38、39)を、電源制御信号(24、
25、26、27)としてフラッシュメモリ(20、2
1、22、23)に出力する。
(36、37、38、39)を、電源制御信号(24、
25、26、27)としてフラッシュメモリ(20、2
1、22、23)に出力する。
【0074】例えば、図3中で中央処理装置1の指し示
すアドレスがフラッシュメモリ2(21)であり、フラ
ッシュメモリ2(21)内での相対的な位置アドレスが
HADDより大きな場合、フラッシュメモリ2(21)
およびフラッシュメモリ3(22)のチップセレクト信
号2(37)およびチップセレクト信号3(38)のみ
ONとなり、これをラッチして、電源制御信号2(2
5)および電源制御信号3(26)のみ電源が与えら
れ、フラッシュメモリ2(21)およびフラッシュメモ
リ3(22)のみが動作可能となる。
すアドレスがフラッシュメモリ2(21)であり、フラ
ッシュメモリ2(21)内での相対的な位置アドレスが
HADDより大きな場合、フラッシュメモリ2(21)
およびフラッシュメモリ3(22)のチップセレクト信
号2(37)およびチップセレクト信号3(38)のみ
ONとなり、これをラッチして、電源制御信号2(2
5)および電源制御信号3(26)のみ電源が与えら
れ、フラッシュメモリ2(21)およびフラッシュメモ
リ3(22)のみが動作可能となる。
【0075】あるいは、図3中で中央処理装置1の指し
示すアドレスがフラッシュメモリ2(21)であり、フ
ラッシュメモリ2(21)内での相対的な位置アドレス
がLADDより小さな場合、フラッシュメモリ1(2
0)およびフラッシュメモリ2(21)のチップセレク
ト信号1(36)およびチップセレクト信号2(37)
のみONとなり、これをラッチして、電源制御信号1
(24)および電源制御信号2(25)のみ電源が与え
られ、フラッシュメモリ1(20)およびフラッシュメ
モリ2(21)のみが動作可能となる。
示すアドレスがフラッシュメモリ2(21)であり、フ
ラッシュメモリ2(21)内での相対的な位置アドレス
がLADDより小さな場合、フラッシュメモリ1(2
0)およびフラッシュメモリ2(21)のチップセレク
ト信号1(36)およびチップセレクト信号2(37)
のみONとなり、これをラッチして、電源制御信号1
(24)および電源制御信号2(25)のみ電源が与え
られ、フラッシュメモリ1(20)およびフラッシュメ
モリ2(21)のみが動作可能となる。
【0076】〔実施例5〕本実施例5は、前記実施例1
ないし実施例4において、情報処理装置が停止状態の場
合に、フラッシュメモリ(20、21、22、23)に
電源を供給しないようにしたものである。
ないし実施例4において、情報処理装置が停止状態の場
合に、フラッシュメモリ(20、21、22、23)に
電源を供給しないようにしたものである。
【0077】図8は、本実施例5における電源制御部5
とフラッシュメモリ(20、21、22、23)との接
続例を示す図である。
とフラッシュメモリ(20、21、22、23)との接
続例を示す図である。
【0078】なお、本実施例5におけるその他の構成は
前記実施例1と同じであるので、その詳細な説明は省略
する。
前記実施例1と同じであるので、その詳細な説明は省略
する。
【0079】電源制御部5とフラッシュメモリ(20、
21、22、23)とは、それぞれ電源制御信号1(2
4)〜4(27)、イネーブル信号1(28)〜4(3
1)を介して接続されている。
21、22、23)とは、それぞれ電源制御信号1(2
4)〜4(27)、イネーブル信号1(28)〜4(3
1)を介して接続されている。
【0080】また、中央処理装置1とは、電源監視信号
2(43)を介して接続されており、さらに、システム
バス14を介して中央処理装置1からのアドレス情報を
受け取ることが可能である。
2(43)を介して接続されており、さらに、システム
バス14を介して中央処理装置1からのアドレス情報を
受け取ることが可能である。
【0081】また、電源監視回路41とは、電源監視信
号1(42)を介して接続されている。
号1(42)を介して接続されている。
【0082】電源監視回路41は、一定時間情報処理装
置に入力がない場合等の前記中央処理装置1のスリープ
モードを検出して、電源監視信号1(42)を生成し、
電源監視信号1(42)は、電源監視信号2(43)と
して中央処理装置1に出力される。
置に入力がない場合等の前記中央処理装置1のスリープ
モードを検出して、電源監視信号1(42)を生成し、
電源監視信号1(42)は、電源監視信号2(43)と
して中央処理装置1に出力される。
【0083】本実施例における電源制御部5の動作は以
下の通りである。
下の通りである。
【0084】電源制御部5は、前記実施例1ないし実施
例4で説明したように、中央処理装置1より中央処理装
置1の指し示すアドレスによりフラッシュメモリ(2
0、21、22、23)の電源を制御する。
例4で説明したように、中央処理装置1より中央処理装
置1の指し示すアドレスによりフラッシュメモリ(2
0、21、22、23)の電源を制御する。
【0085】また、電源監視回路41より電源監視信号
1(42)を受け、電源監視信号1(42)がONの場
合は、電源制御信号1(24)〜4(27)を出力可能
とし、OFFの場合は出力を停止する。
1(42)を受け、電源監視信号1(42)がONの場
合は、電源制御信号1(24)〜4(27)を出力可能
とし、OFFの場合は出力を停止する。
【0086】図9は、本実施例5における電源制御部5
の内部構成を示す図である。
の内部構成を示す図である。
【0087】なお、図9においては、前記図3における
イネーブル信号32を生成するための生成回路は省略し
てある。
イネーブル信号32を生成するための生成回路は省略し
てある。
【0088】電源監視回路41よりの電源監視信号1
(42)により、電源制御部5内の電源が制御される。
(42)により、電源制御部5内の電源が制御される。
【0089】即ち、電源監視信号1(42)がONの場
合は、アドレスデコーダ34とラッチ35が動作し、ラ
ッチ35からの出力信号が電源制御信号1(24)〜4
(27)として電源制御部5より出力され、電源監視信
号1(42)はOFFの場合は、電源制御信号1(2
4)〜4(27)も全てOFFとなる。
合は、アドレスデコーダ34とラッチ35が動作し、ラ
ッチ35からの出力信号が電源制御信号1(24)〜4
(27)として電源制御部5より出力され、電源監視信
号1(42)はOFFの場合は、電源制御信号1(2
4)〜4(27)も全てOFFとなる。
【0090】本実施例5によれば、情報処理装置の停止
状態を電源監視回路41で検出し、情報処理装置が停止
状態の場合に、フラッシュメモリ(20、21、22、
23)に電源を供給しないようにしたので、消費電力を
抑さえることができる。
状態を電源監視回路41で検出し、情報処理装置が停止
状態の場合に、フラッシュメモリ(20、21、22、
23)に電源を供給しないようにしたので、消費電力を
抑さえることができる。
【0091】なお、本実施例5においては、電源監視回
路41と電源制御部5を別々に構成するようにしたが、
これらの機能を統合化することも可能である。
路41と電源制御部5を別々に構成するようにしたが、
これらの機能を統合化することも可能である。
【0092】〔実施例6〕本実施例6は、前記実施例1
ないし実施例5において、フラッシュメモリ(20、2
1、22、23)からキャッシュメモリにデータを転送
する必要が生じた場合に、データ転送が終了するまで、
フラッシュメモリ(20、21、22、23)に電源を
供給するようにしたものである。
ないし実施例5において、フラッシュメモリ(20、2
1、22、23)からキャッシュメモリにデータを転送
する必要が生じた場合に、データ転送が終了するまで、
フラッシュメモリ(20、21、22、23)に電源を
供給するようにしたものである。
【0093】図10は、本実施例6における電源制御部
5とフラッシュメモリ(20、21、22、23)との
接続例を示す図である。
5とフラッシュメモリ(20、21、22、23)との
接続例を示す図である。
【0094】なお、本実施例6におけるその他の構成は
前記実施例1と同じであるので、その詳細な説明は省略
する。
前記実施例1と同じであるので、その詳細な説明は省略
する。
【0095】電源制御部5とフラッシュメモリ(20、
21、22、23)とは、それぞれ電源制御信号1(2
4)〜4(27)、イネーブル信号1(28)〜4(3
1)を介して接続されている。
21、22、23)とは、それぞれ電源制御信号1(2
4)〜4(27)、イネーブル信号1(28)〜4(3
1)を介して接続されている。
【0096】また、中央処理装置1とは、イネーブル信
号32、キャッシュ信号51を介して接続され、さら
に、システムバス14を介して中央処理装置1からのア
ドレス情報を受け取ることが可能である。
号32、キャッシュ信号51を介して接続され、さら
に、システムバス14を介して中央処理装置1からのア
ドレス情報を受け取ることが可能である。
【0097】中央処理装置1内には、キャッシュメモリ
50があり、フラッシュメモリ(20、21、22、2
3)内のデータは、キャッシュメモリ50内に一度転送
され、中央処理装置1内で処理される。
50があり、フラッシュメモリ(20、21、22、2
3)内のデータは、キャッシュメモリ50内に一度転送
され、中央処理装置1内で処理される。
【0098】本実施例6における電源制御部5の動作は
以下の通りである。
以下の通りである。
【0099】中央処理装置1から電源制御部5には、フ
ラッシュメモリ(20、21、22、23)からキャッ
シュメモリ50にデータを転送する必要が生じた場合
に、データ転送が終了するまで、キャッシュ信号51が
発行される。
ラッシュメモリ(20、21、22、23)からキャッ
シュメモリ50にデータを転送する必要が生じた場合
に、データ転送が終了するまで、キャッシュ信号51が
発行される。
【0100】電源制御部5では、キャッシュ信号51が
入力されている間のみ、電源制御信号1(24)〜4
(27)を出力し、フラッシュメモリ(20、21、2
2、23)のイネーブル信号1(28)〜4(31)を
イネーブル信号32として中央処理装置1に出力するも
のとする。
入力されている間のみ、電源制御信号1(24)〜4
(27)を出力し、フラッシュメモリ(20、21、2
2、23)のイネーブル信号1(28)〜4(31)を
イネーブル信号32として中央処理装置1に出力するも
のとする。
【0101】また、電源制御部5は、前記実施例1ない
し前記実施例5で説明したように、中央処理装置1から
中央処理装置1の指し示すアドレスによりフラッシュメ
モリ(20、21、22、23)の電源を制御する。
し前記実施例5で説明したように、中央処理装置1から
中央処理装置1の指し示すアドレスによりフラッシュメ
モリ(20、21、22、23)の電源を制御する。
【0102】図11は、本実施例6における、キャッシ
ュ信号51、電源制御信号1(24)〜4(27)、イ
ネーブル信号32のタイミングを示す図である。
ュ信号51、電源制御信号1(24)〜4(27)、イ
ネーブル信号32のタイミングを示す図である。
【0103】図11を用いて、本実施例6における動作
タイミングについて説明する。
タイミングについて説明する。
【0104】中央処理装置1からのキャッシュ信号51
にしたがって、電源制御部5は、時間t1後に電源制御
信号1(24)〜4(27)を出力する。
にしたがって、電源制御部5は、時間t1後に電源制御
信号1(24)〜4(27)を出力する。
【0105】これにより、フラッシュメモリ(20、2
1、22、23)に電源が供給され、イネーブル信号1
(28)〜4(31)が、電源制御部5に出力される。
1、22、23)に電源が供給され、イネーブル信号1
(28)〜4(31)が、電源制御部5に出力される。
【0106】それにより、電源制御部5は、電源制御信
号を出力してから時間t2後に、イネーブル信号32を
出力する。
号を出力してから時間t2後に、イネーブル信号32を
出力する。
【0107】データ転送後、キャッシュ信号51がOF
Fとなるにしたがい、電源制御信号1(24)〜4(2
7)をOFFとし、フラッシュメモリ(20、21、2
2、23)の動作を停止させる。
Fとなるにしたがい、電源制御信号1(24)〜4(2
7)をOFFとし、フラッシュメモリ(20、21、2
2、23)の動作を停止させる。
【0108】以上説明したように、本実施例6によれ
ば、キャッシュメモリ50からフラッシュメモリ(2
0、21、22、23)にデータ転送要求が生じた場合
のみ、フラッシュメモリ(20、21、22、23)の
電源を投入するようにしたので、消費電力を抑さえるこ
とが可能となる。
ば、キャッシュメモリ50からフラッシュメモリ(2
0、21、22、23)にデータ転送要求が生じた場合
のみ、フラッシュメモリ(20、21、22、23)の
電源を投入するようにしたので、消費電力を抑さえるこ
とが可能となる。
【0109】なお、本実施例6においては、キャッシュ
メモリ50を中央処理装置1の外部に設けることも可能
である。
メモリ50を中央処理装置1の外部に設けることも可能
である。
【0110】さらに、本実施例6においては、電源制御
部5の電源をキャッシュ信号51によって制御するよう
にすることも可能である。
部5の電源をキャッシュ信号51によって制御するよう
にすることも可能である。
【0111】また、前記各実施例では、フラッシュメモ
リ(20、21、22、23)からデータを読み出す場
合について説明したが、フラッシュメモリ(20、2
1、22、23)にデータを書き込む場合についても、
本発明が適用可能であることは言うまでもない。
リ(20、21、22、23)からデータを読み出す場
合について説明したが、フラッシュメモリ(20、2
1、22、23)にデータを書き込む場合についても、
本発明が適用可能であることは言うまでもない。
【0112】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更し得ること
は言うまでもない。
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更し得ること
は言うまでもない。
【0113】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【0114】(1)フラッシュメモリを有する情報処理
装置において、フラッシュメモリの不揮発性を利用し、
電源制御部で、アクセスされていないフラッシュメモリ
の電源をOFFとするようにしたので、アクセスされて
いないフラッシュメモリの消費電力を低減することが可
能となる。
装置において、フラッシュメモリの不揮発性を利用し、
電源制御部で、アクセスされていないフラッシュメモリ
の電源をOFFとするようにしたので、アクセスされて
いないフラッシュメモリの消費電力を低減することが可
能となる。
【0115】これにより、フラッシュメモリを用いた情
報処理装置において、より消費電力を低減することが可
能である。
報処理装置において、より消費電力を低減することが可
能である。
【図1】 本発明の一実施例(実施例1)であるフラッ
シュメモリを用いた情報処理装置の概略構成を示すブロ
ック図である。
シュメモリを用いた情報処理装置の概略構成を示すブロ
ック図である。
【図2】 本実施例1における電源制御部とフラッシュ
メモリとの接続例を示す図である。
メモリとの接続例を示す図である。
【図3】 本実施例1における電源制御部の内部構成を
示す図である。
示す図である。
【図4】 本実施例2における、電源制御部内のアドレ
スデコーダの動作フローチャートである。
スデコーダの動作フローチャートである。
【図5】 本実施例3における電源制御部の内部構成を
示す図である。
示す図である。
【図6】 本実施例3における、電源制御部内のアドレ
スデコーダの動作フローチャートである。
スデコーダの動作フローチャートである。
【図7】 本実施例4における、電源制御部内のアドレ
スデコーダの動作フローチャートである。
スデコーダの動作フローチャートである。
【図8】 本実施例5における電源制御部とフラッシュ
メモリとの接続例を示す図である。
メモリとの接続例を示す図である。
【図9】 本実施例5における電源制御部の内部構成を
示す図である。
示す図である。
【図10】 本実施例6における電源制御部とフラッシ
ュメモリとの接続例を示す図である。
ュメモリとの接続例を示す図である。
【図11】 本実施例6における、キャッシュ信号、電
源制御信号、イネーブル信号のタイミングを示す図であ
る。
源制御信号、イネーブル信号のタイミングを示す図であ
る。
1…中央処理装置、2…マスクROM、3,20,2
1,22,23…フラッシュメモリ、4,24,25,
26,27…電源制御信号、5…電源制御部、6…RA
M、7…表示用メモリ、8…液晶ディスプレイ制御部、
9…液晶ディスプレイ、10…ICカードインタフェー
ス、11…ICカード、12…データバッファ、13…
通信インタフェース、14…システムバス、15…周辺
装置制御部、16…外部記憶装置、17…キーボード、
28,29,30,31,32…イネーブル信号、33
…クロック、34…アドレスデコーダ、35…ラッチ、
36,37,38,39…チップセレクト信号、40…
グループテーブル、41…電源監視回路、42,43…
電源監視信号、50…キャッシュメモリ、51…キャッ
シュ信号。
1,22,23…フラッシュメモリ、4,24,25,
26,27…電源制御信号、5…電源制御部、6…RA
M、7…表示用メモリ、8…液晶ディスプレイ制御部、
9…液晶ディスプレイ、10…ICカードインタフェー
ス、11…ICカード、12…データバッファ、13…
通信インタフェース、14…システムバス、15…周辺
装置制御部、16…外部記憶装置、17…キーボード、
28,29,30,31,32…イネーブル信号、33
…クロック、34…アドレスデコーダ、35…ラッチ、
36,37,38,39…チップセレクト信号、40…
グループテーブル、41…電源監視回路、42,43…
電源監視信号、50…キャッシュメモリ、51…キャッ
シュ信号。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 G11C 16/06 G11C 17/00 309 D
Claims (7)
- 【請求項1】 中央処理装置と、主記憶部と、表示部
と、外部インタフェースと、電源制御部と、それらを接
続するバスとから構成され、主記憶部の一部が複数のフ
ラッシュメモリで構成される情報処理装置であって、前
記電源制御部が、前記複数のフラッシュメモリの電源の
ON/OFFを制御することを特徴とする情報処理装
置。 - 【請求項2】 請求項1に記載された情報処理装置にお
いて、前記電源制御部は、アドレスバス上のアドレスを
演算して、前記複数のフラッシュメモリの電源のON/
OFFを制御することを特徴とする情報処理装置。 - 【請求項3】 請求項1または請求項2に記載された情
報処理装置において、前記電源制御部の制御に基づき、
電源がONとされるフラッシュメモリが、前記中央処理
装置が出力するアドレスを含むフラッシュメモリである
ことを特徴とする情報処理装置。 - 【請求項4】 請求項1または請求項2に記載された情
報処理装置において、電源制御部の制御に基づき、電源
がONとされるフラッシュメモリが、前記中央処理装置
が出力するアドレスを含むフラッシュメモリと、前記中
央処理装置が出力するアドレスと連続する上位のアドレ
ス、あるいは、下位のアドレスを含むフラッシュメモリ
であることを特徴とする情報処理装置。 - 【請求項5】 請求項1または請求項2に記載された情
報処理装置において、電源制御部内に、前記複数のフラ
ッシュメモリをグループ化するグループテーブルを有
し、電源制御部の制御に基づき、電源がONとされるフ
ラッシュメモリが、前記グループテーブルに基づくグル
ープ化された複数のフラッシュメモリであることを特徴
とする情報処理装置。 - 【請求項6】 請求項1ないし請求項5のいずれか1項
に記載された情報処理装置において、前記中央処理装置
のスリープモードを検出するための電源監視手段を有
し、前記電源監視手段で前記中央処理装置のスリープモ
ードを検出した場合に、前記電源制御部が、前記複数の
フラッシュメモリの電源をOFFとすることを特徴とす
る情報処理装置。 - 【請求項7】 請求項1ないし請求項6のいずれか1項
に記載された情報処理装置において、前記中央処理装置
の内部あるいは外部にキャシュメモリを有し、前記キャ
ッシュメモリから前記複数のフラッシュメモリをアクセ
スするアクセス時間のみ、前記電源制御部が、前記複数
のフラッシュメモリの電源をONとすることを特徴とす
る情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17789394A JPH0844622A (ja) | 1994-07-29 | 1994-07-29 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17789394A JPH0844622A (ja) | 1994-07-29 | 1994-07-29 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0844622A true JPH0844622A (ja) | 1996-02-16 |
Family
ID=16038910
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17789394A Pending JPH0844622A (ja) | 1994-07-29 | 1994-07-29 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0844622A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006350845A (ja) * | 2005-06-17 | 2006-12-28 | Fuji Xerox Co Ltd | 制御回路、情報処理装置、及び制御方法 |
JP2009048409A (ja) * | 2007-08-20 | 2009-03-05 | Canon Inc | インターフェース回路及び該回路を備えた集積回路装置 |
JP2009211153A (ja) * | 2008-02-29 | 2009-09-17 | Toshiba Corp | メモリ装置、情報処理装置及び電力制御方法 |
JP2011134288A (ja) * | 2009-01-19 | 2011-07-07 | Fujitsu Ltd | コード生成装置及びコード生成方法 |
JP2013187779A (ja) * | 2012-03-08 | 2013-09-19 | Toshiba Corp | ルックアップテーブル回路 |
JP2014160362A (ja) * | 2013-02-20 | 2014-09-04 | Nec Corp | 間欠動作に適した計算装置およびその動作方法 |
-
1994
- 1994-07-29 JP JP17789394A patent/JPH0844622A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006350845A (ja) * | 2005-06-17 | 2006-12-28 | Fuji Xerox Co Ltd | 制御回路、情報処理装置、及び制御方法 |
JP4586645B2 (ja) * | 2005-06-17 | 2010-11-24 | 富士ゼロックス株式会社 | 制御回路、情報処理装置、及び制御方法 |
JP2009048409A (ja) * | 2007-08-20 | 2009-03-05 | Canon Inc | インターフェース回路及び該回路を備えた集積回路装置 |
JP2009211153A (ja) * | 2008-02-29 | 2009-09-17 | Toshiba Corp | メモリ装置、情報処理装置及び電力制御方法 |
JP2011134288A (ja) * | 2009-01-19 | 2011-07-07 | Fujitsu Ltd | コード生成装置及びコード生成方法 |
JP2013187779A (ja) * | 2012-03-08 | 2013-09-19 | Toshiba Corp | ルックアップテーブル回路 |
US8970249B2 (en) | 2012-03-08 | 2015-03-03 | Kabushiki Kaisha Toshiba | Look-up table circuit |
JP2014160362A (ja) * | 2013-02-20 | 2014-09-04 | Nec Corp | 間欠動作に適した計算装置およびその動作方法 |
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