JPH0844622A - 情報処理装置 - Google Patents
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- JPH0844622A JPH0844622A JP17789394A JP17789394A JPH0844622A JP H0844622 A JPH0844622 A JP H0844622A JP 17789394 A JP17789394 A JP 17789394A JP 17789394 A JP17789394 A JP 17789394A JP H0844622 A JPH0844622 A JP H0844622A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
(57)【要約】
【目的】 フラッシュメモリの不揮発性を利用し、動作
中の消費電力を低減させることが可能なフラッシュメモ
リを用いた情報処理装置を提供すること。 【構成】 中央処理装置と、主記憶部と、表示部と、外
部インタフェースと、電源制御部と、それらを接続する
バスとから構成され、主記憶部の一部が複数のフラッシ
ュメモリで構成される情報処理装置であって、前記電源
制御部が、前記複数のフラッシュメモリの電源のＯＮ／
ＯＦＦを制御することを特徴とする。
中の消費電力を低減させることが可能なフラッシュメモ
リを用いた情報処理装置を提供すること。 【構成】 中央処理装置と、主記憶部と、表示部と、外
部インタフェースと、電源制御部と、それらを接続する
バスとから構成され、主記憶部の一部が複数のフラッシ
ュメモリで構成される情報処理装置であって、前記電源
制御部が、前記複数のフラッシュメモリの電源のＯＮ／
ＯＦＦを制御することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータ、携帯情
報端末などの情報処理装置に係わり、特に、主記憶部の
一部にフラッシュメモリを使用した情報処理装置に関す
る。
報端末などの情報処理装置に係わり、特に、主記憶部の
一部にフラッシュメモリを使用した情報処理装置に関す
る。
【０００２】
【従来の技術】情報処理装置に用いられる記憶素子とし
ては、リードオンリーメモリ（ＲＯＭ）、ランダムアク
セスメモリ（ＲＡＭ）に大別される。
ては、リードオンリーメモリ（ＲＯＭ）、ランダムアク
セスメモリ（ＲＡＭ）に大別される。
【０００３】リードオンリーメモリ（ＲＯＭ）には、マ
スクＲＯＭ、プログラマブルＲＯＭ（ＰＲＯＭ）、イレ
ーザブルＰＲＯＭ（ＥＰＲＯＭ）、エレクトリックイレ
ーザブルＰＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ
がある。
スクＲＯＭ、プログラマブルＲＯＭ（ＰＲＯＭ）、イレ
ーザブルＰＲＯＭ（ＥＰＲＯＭ）、エレクトリックイレ
ーザブルＰＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ
がある。
【０００４】また、ランダムアクセスメモリ（ＲＡＭ）
には、ダイナミックＲＡＭ（ＤＲＡＭ）、スタティック
ＲＡＭ（ＳＲＡＭ）がある。
には、ダイナミックＲＡＭ（ＤＲＡＭ）、スタティック
ＲＡＭ（ＳＲＡＭ）がある。
【０００５】このリードオンリーメモリ（ＲＯＭ）の特
徴としては、不揮発性であり電源を与えなくとも情報を
保持できるが、一方、ランダムアクセスメモリ（ＲＡ
Ｍ）は、電源を与えないと格納した情報は失われる。
徴としては、不揮発性であり電源を与えなくとも情報を
保持できるが、一方、ランダムアクセスメモリ（ＲＡ
Ｍ）は、電源を与えないと格納した情報は失われる。
【０００６】個人向けの情報装置として、ノート型のコ
ンピュータ、あるいは、携帯情報端末装置が使用されて
いる。
ンピュータ、あるいは、携帯情報端末装置が使用されて
いる。
【０００７】この二つの装置に共通な特長として、移動
しながら使用する点があるが、その場合に一般の商用電
源より電源を得ることができず、電池駆動が基本とな
る。
しながら使用する点があるが、その場合に一般の商用電
源より電源を得ることができず、電池駆動が基本とな
る。
【０００８】その場合、長時間の使用を考慮して、電源
容量の増加、あるいは、消費電力を低減させる必要があ
る。
容量の増加、あるいは、消費電力を低減させる必要があ
る。
【０００９】現在のノート型のコンピュータ、あるい
は、携帯情報端末では、消費電力の低減を考慮し、主記
憶部に使用されるメモリの種類が決定されている。
は、携帯情報端末では、消費電力の低減を考慮し、主記
憶部に使用されるメモリの種類が決定されている。
【００１０】即ち、書き換えの必要のない領域、例え
ば、オペレーティングシステムの領域などには、安価で
消費電力の少ないマスクＲＯＭが使用されており、書き
換えの可能性のある領域には、スタティックＲＡＭ（Ｓ
ＲＡＭ）が使用されている。
ば、オペレーティングシステムの領域などには、安価で
消費電力の少ないマスクＲＯＭが使用されており、書き
換えの可能性のある領域には、スタティックＲＡＭ（Ｓ
ＲＡＭ）が使用されている。
【００１１】スタティックＲＡＭ（ＳＲＡＭ）は、一般
のコンピュータに使用されているダイナミックＲＡＭ
（ＤＲＡＭ）に比べ、消費電力は非常に少なく電池駆動
に適しているが、その反面チップ面積が大きい、高価と
なるという欠点を有している。
のコンピュータに使用されているダイナミックＲＡＭ
（ＤＲＡＭ）に比べ、消費電力は非常に少なく電池駆動
に適しているが、その反面チップ面積が大きい、高価と
なるという欠点を有している。
【００１２】そのため、最近注目を集めているのがフラ
ッシュメモリである。
ッシュメモリである。
【００１３】フラッシュメモリは不揮発性であるため
に、データ保持用の電源を必要せず、また、その素子構
造からチップ面積を小さくすることができ、安価で大容
量のメモリである。
に、データ保持用の電源を必要せず、また、その素子構
造からチップ面積を小さくすることができ、安価で大容
量のメモリである。
【００１４】その大容量、書き換え可能、および、低消
費電力という特性を利用して、フラッシュメモリを情報
処理装置の主記憶部へ応用することが、例えば、特開平
０５―３３４１６８号公報に記載されている。
費電力という特性を利用して、フラッシュメモリを情報
処理装置の主記憶部へ応用することが、例えば、特開平
０５―３３４１６８号公報に記載されている。
【００１５】
【発明が解決しようとする課題】前記公報（特開平０５
―３３４１６８号）の記載によれば、フラッシュメモリ
を主記憶部に応用し、フラッシュメモリ含む情報処理装
置の電源がＯＦＦとされた場合のみに、フラッシュメモ
リの不揮発性を利用し、消費電力を低減するようにして
いる。
―３３４１６８号）の記載によれば、フラッシュメモリ
を主記憶部に応用し、フラッシュメモリ含む情報処理装
置の電源がＯＦＦとされた場合のみに、フラッシュメモ
リの不揮発性を利用し、消費電力を低減するようにして
いる。
【００１６】しかしながら、前記公報（特開平０５―３
３４１６８号）には、フラッシュメモリ含む情報処理装
置の動作中に、フラッシュメモリの不揮発性を生かして
より消費電力を低減することについては考慮されていな
い。
３４１６８号）には、フラッシュメモリ含む情報処理装
置の動作中に、フラッシュメモリの不揮発性を生かして
より消費電力を低減することについては考慮されていな
い。
【００１７】本発明の目的は、フラッシュメモリを用い
た情報処理装置において、情報処理装置の動作中の消費
電力を低減できる技術を提供することにある。
た情報処理装置において、情報処理装置の動作中の消費
電力を低減できる技術を提供することにある。
【００１８】本発明の前記目的並びにその他の目的及び
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。
新規な特徴は、本明細書の記載及び添付図面によって明
らかにする。
【００１９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。
【００２０】（１）中央処理装置と、主記憶部と、表示
部と、外部インタフェースと、電源制御部と、それらを
接続するバスとから構成され、主記憶部の一部が複数の
フラッシュメモリで構成される情報処理装置であって、
前記電源制御部が、前記複数のフラッシュメモリの電源
のＯＮ／ＯＦＦを制御することを特徴とする。
部と、外部インタフェースと、電源制御部と、それらを
接続するバスとから構成され、主記憶部の一部が複数の
フラッシュメモリで構成される情報処理装置であって、
前記電源制御部が、前記複数のフラッシュメモリの電源
のＯＮ／ＯＦＦを制御することを特徴とする。
【００２１】（２）前記（１）の手段において、前記電
源制御部は、アドレスバス上のアドレスを演算して、前
記複数のフラッシュメモリの電源のＯＮ／ＯＦＦを制御
することを特徴とする。
源制御部は、アドレスバス上のアドレスを演算して、前
記複数のフラッシュメモリの電源のＯＮ／ＯＦＦを制御
することを特徴とする。
【００２２】（３）前記（１）ないし（２）手段におい
て、前記中央処理装置のスリープモードを検出するため
の電源監視手段を有し、前記電源監視手段で前記中央処
理装置のスリープモードを検出した場合に、前記電源制
御部が、前記複数のフラッシュメモリの電源をＯＦＦと
することを特徴とする。
て、前記中央処理装置のスリープモードを検出するため
の電源監視手段を有し、前記電源監視手段で前記中央処
理装置のスリープモードを検出した場合に、前記電源制
御部が、前記複数のフラッシュメモリの電源をＯＦＦと
することを特徴とする。
【００２３】（４）前記（１）ないし（３）手段におい
て、前記中央処理装置の内部あるいは外部にキャシュメ
モリを有し、前記キャッシュメモリから前記複数のフラ
ッシュメモリをアクセスするアクセス時間のみ、前記電
源制御部が、前記複数のフラッシュメモリの電源をＯＮ
とすることを特徴とする。
て、前記中央処理装置の内部あるいは外部にキャシュメ
モリを有し、前記キャッシュメモリから前記複数のフラ
ッシュメモリをアクセスするアクセス時間のみ、前記電
源制御部が、前記複数のフラッシュメモリの電源をＯＮ
とすることを特徴とする。
【００２４】
【作用】前記各手段によれば、フラッシュメモリを用い
た情報処理装置において、フラッシュメモリの不揮発性
を利用して、電源制御部でアクセスされていないフラッ
シュメモリの電源をＯＦＦとするようにしたので、アク
セスされていないフラッシュメモリの消費電力を低減す
ることが可能となる。
た情報処理装置において、フラッシュメモリの不揮発性
を利用して、電源制御部でアクセスされていないフラッ
シュメモリの電源をＯＦＦとするようにしたので、アク
セスされていないフラッシュメモリの消費電力を低減す
ることが可能となる。
【００２５】これにより、フラッシュメモリを用いた情
報処理装置において、より消費電力を低減することが可
能となる。
報処理装置において、より消費電力を低減することが可
能となる。
【００２６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００２７】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２８】〔実施例１〕図１は、本発明の一実施例
（実施例１）であるフラッシュメモリを用いた情報処理
装置の概略構成を示すブロック図である。
（実施例１）であるフラッシュメモリを用いた情報処理
装置の概略構成を示すブロック図である。
【００２９】図１に示すように、本実施例１の情報処理
装置は、中央処理装置（ＣＰＵ）１、マスクＲＯＭ２、
フラッシュメモリ３、電源制御部５、ランダムアクセス
メモリ（ＲＡＭ）６、表示用メモリ７、液晶ディスプレ
イ制御部８、液晶ディスプレイ９、ＩＣカードインタフ
ェース１０、ＩＣカード１１、データバッファ１２、通
信インタフェース１３、周辺装置制御部１５、外部記憶
装置１６、キーボード１７、および、システムバス１４
から構成される。
装置は、中央処理装置（ＣＰＵ）１、マスクＲＯＭ２、
フラッシュメモリ３、電源制御部５、ランダムアクセス
メモリ（ＲＡＭ）６、表示用メモリ７、液晶ディスプレ
イ制御部８、液晶ディスプレイ９、ＩＣカードインタフ
ェース１０、ＩＣカード１１、データバッファ１２、通
信インタフェース１３、周辺装置制御部１５、外部記憶
装置１６、キーボード１７、および、システムバス１４
から構成される。
【００３０】中央処理装置１は、システムバス１４を介
して、マスクＲＯＭ２、フラッシュメモリ３およびＲＡ
Ｍ６に記憶されているプログラムを読み出し、実行す
る。
して、マスクＲＯＭ２、フラッシュメモリ３およびＲＡ
Ｍ６に記憶されているプログラムを読み出し、実行す
る。
【００３１】また、中央処理装置１は、システムバス１
４を介して、表示用メモリ７、液晶ディスプレイ制御部
８、ＩＣカードインタフェース１０、および、データバ
ッファ１２との間で情報の転送を行う。
４を介して、表示用メモリ７、液晶ディスプレイ制御部
８、ＩＣカードインタフェース１０、および、データバ
ッファ１２との間で情報の転送を行う。
【００３２】また、外部記憶装置１６、キーボード１７
は、周辺装置制御部１５およびシステムバス１４を介し
て、中央処理装置１に接続されている。
は、周辺装置制御部１５およびシステムバス１４を介し
て、中央処理装置１に接続されている。
【００３３】液晶ディスプレイ制御部８は、表示用メモ
リ７に蓄えられた情報を用いて、液晶ディスプレイ９に
表示を行う。
リ７に蓄えられた情報を用いて、液晶ディスプレイ９に
表示を行う。
【００３４】本実施例１では、ＩＣカードインタフェー
ス１０を介してＩＣカード１１を接続することが可能で
あり、また、データバッファ１２を介して接続されてい
る通信インタフェース１３へは、様々な通信装置を接続
することが可能である。
ス１０を介してＩＣカード１１を接続することが可能で
あり、また、データバッファ１２を介して接続されてい
る通信インタフェース１３へは、様々な通信装置を接続
することが可能である。
【００３５】電源制御部５は、電源制御信号４をフラッ
シュメモリ３に対して出力し、電源制御信号４によりフ
ラッシュメモリ３の電源がＯＮ／ＯＦＦされる。
シュメモリ３に対して出力し、電源制御信号４によりフ
ラッシュメモリ３の電源がＯＮ／ＯＦＦされる。
【００３６】例えば、中央処理装置１がフラッシュメモ
リ３にアクセスを行っていない場合は、電源制御部５か
らの電源制御信号４によりフラッシュメモリ３の電源は
ＯＦＦとされ、中央処理装置１がフラッシュメモリ３に
アクセスする場合は、電源制御部５からの電源制御信号
４によりフラッシュメモリ３の電源はＯＮとされる。
リ３にアクセスを行っていない場合は、電源制御部５か
らの電源制御信号４によりフラッシュメモリ３の電源は
ＯＦＦとされ、中央処理装置１がフラッシュメモリ３に
アクセスする場合は、電源制御部５からの電源制御信号
４によりフラッシュメモリ３の電源はＯＮとされる。
【００３７】図２は、本実施例１における電源制御部５
とフラッシュメモリ３との接続例を示す図である。
とフラッシュメモリ３との接続例を示す図である。
【００３８】図２に示すように、本実施例１におけるフ
ラッシュメモリ３は、複数のフラッシュメモリ（２０、
２１、２２、２３）で構成されている。
ラッシュメモリ３は、複数のフラッシュメモリ（２０、
２１、２２、２３）で構成されている。
【００３９】電源制御部５と、複数のフラッシュメモリ
（２０、２１、２２、２３）とは、それぞれ電源制御信
号１（２４）〜４（２７）、イネーブル信号１（２８）
〜４（３１）を介して接続されている。
（２０、２１、２２、２３）とは、それぞれ電源制御信
号１（２４）〜４（２７）、イネーブル信号１（２８）
〜４（３１）を介して接続されている。
【００４０】また、中央処理装置１とは、イネーブル信
号３２、クロック３３を介して接続され、システムバス
１４を介してアドレス情報を受け取ることができる。
号３２、クロック３３を介して接続され、システムバス
１４を介してアドレス情報を受け取ることができる。
【００４１】次に、電源制御部５の動作について説明す
る。
る。
【００４２】電源制御部５は、システムバス１４を介し
て、中央処理装置１より中央処理装置１の指し示すアド
レスを受け取り、アドレス演算を行い、動作させる必要
があるフラッシュメモリ（２０、２１、２２、２３）の
電源をＯＮとする。
て、中央処理装置１より中央処理装置１の指し示すアド
レスを受け取り、アドレス演算を行い、動作させる必要
があるフラッシュメモリ（２０、２１、２２、２３）の
電源をＯＮとする。
【００４３】例えば、動作させる必要があるフラッシュ
メモリ（２０、２１、２２、２３）が、フラッシュメモ
リ１（２０）の場合、電源制御信号１（２４）に電源を
与え、フラッシュメモリ１（２０）を動作可能とする。
メモリ（２０、２１、２２、２３）が、フラッシュメモ
リ１（２０）の場合、電源制御信号１（２４）に電源を
与え、フラッシュメモリ１（２０）を動作可能とする。
【００４４】フラッシュメモリ１（２０）が動作可能と
なったとき、フラッシュメモリ１（２０）よりイネーブ
ル信号１（２８）が発行されるので、このイネーブル信
号１（２８）よりイネーブル信号３２を生成し、中央処
理装置１へ出力する。
なったとき、フラッシュメモリ１（２０）よりイネーブ
ル信号１（２８）が発行されるので、このイネーブル信
号１（２８）よりイネーブル信号３２を生成し、中央処
理装置１へ出力する。
【００４５】図３は、本実施例１における電源制御部５
の内部構成を示す図である。
の内部構成を示す図である。
【００４６】図３に示すように、電源制御部５は、中央
処理装置１からのアドレスをアドレスデコーダ３４で演
算し、チップセレクト信号１（３６）〜４（３９）を発
生し、それを中央処理装置１からのクロック３３を用い
て、ラッチ３５により、電源制御信号１（２４）〜４
（２７）として出力する。
処理装置１からのアドレスをアドレスデコーダ３４で演
算し、チップセレクト信号１（３６）〜４（３９）を発
生し、それを中央処理装置１からのクロック３３を用い
て、ラッチ３５により、電源制御信号１（２４）〜４
（２７）として出力する。
【００４７】各フラッシュメモリ（２０、２１、２２、
２３）のイネーブル信号１（２８）〜４（３１）は、電
源制御部５内で論理積がとられ、フラッシュメモリ（２
０、２１、２２、２３）が一つでも動作可能な場合に、
中央処理装置１へイネーブル信号３２が動作可能として
出力される。
２３）のイネーブル信号１（２８）〜４（３１）は、電
源制御部５内で論理積がとられ、フラッシュメモリ（２
０、２１、２２、２３）が一つでも動作可能な場合に、
中央処理装置１へイネーブル信号３２が動作可能として
出力される。
【００４８】〔実施例２〕本実施例２は、電源制御部５
内のアドレスデコーダ３４の動作が前記実施例１と相違
するが、その他の構成は前記実施例１と同じである。
内のアドレスデコーダ３４の動作が前記実施例１と相違
するが、その他の構成は前記実施例１と同じである。
【００４９】本実施例２は、中央処理装置１の指し示す
アドレスを含むフラッシュメモリ（２０、２１、２２、
２３）のみ動作可能としたものである。
アドレスを含むフラッシュメモリ（２０、２１、２２、
２３）のみ動作可能としたものである。
【００５０】図４は、本実施例２における、電源制御部
５内のアドレスデコーダ３４の動作フローチャートであ
る。
５内のアドレスデコーダ３４の動作フローチャートであ
る。
【００５１】以下、図４を用いて、本実施例２における
電源制御部５内のアドレスデコーダ３４の動作について
説明する。
電源制御部５内のアドレスデコーダ３４の動作について
説明する。
【００５２】ステップ１０１で、電源制御部５は、中央
処理装置１よりアドレスを取得し、ステップ１０２で、
電源制御部５内のアドレスデコーダ３４において、取得
したアドレスをビット演算する。
処理装置１よりアドレスを取得し、ステップ１０２で、
電源制御部５内のアドレスデコーダ３４において、取得
したアドレスをビット演算する。
【００５３】次に、ステップ１０３で、取得したアドレ
スを含むフラッシュメモリ（２０、２１、２２、２３）
のチップセレクト信号（３６、３７、３８、３９）のみ
をＯＮとし、ステップ１０４で、それを電源制御信号
（２４、２５、２６、２７）としてフラッシュメモリ
（２０、２１、２２、２３）に出力する。
スを含むフラッシュメモリ（２０、２１、２２、２３）
のチップセレクト信号（３６、３７、３８、３９）のみ
をＯＮとし、ステップ１０４で、それを電源制御信号
（２４、２５、２６、２７）としてフラッシュメモリ
（２０、２１、２２、２３）に出力する。
【００５４】例えば、図３中で中央処理装置１の指し示
すアドレスがフラッシュメモリ１（２０）の場合、チッ
プセレクト信号１（３６）のみＯＮとなり、これをラッ
チして、電源制御信号１（２４）のみに電源が与えら
れ、フラッシュメモリ１（２０）のみが動作可能とな
る。
すアドレスがフラッシュメモリ１（２０）の場合、チッ
プセレクト信号１（３６）のみＯＮとなり、これをラッ
チして、電源制御信号１（２４）のみに電源が与えら
れ、フラッシュメモリ１（２０）のみが動作可能とな
る。
【００５５】〔実施例３〕本実施例３は、電源制御部５
内にグループテーブル４０が設けられることと、アドレ
スデコーダ３４の動作が前記実施例１と相違するが、そ
の他の構成は前記実施例１と同じである。
内にグループテーブル４０が設けられることと、アドレ
スデコーダ３４の動作が前記実施例１と相違するが、そ
の他の構成は前記実施例１と同じである。
【００５６】本実施例３は、中央処理装置１の指し示す
アドレスを含むフラッシュメモリ（２０、２１、２２、
２３）とグループ化されたフラッシュメモリ（２０、２
１、２２、２３）を動作可能とするものである。
アドレスを含むフラッシュメモリ（２０、２１、２２、
２３）とグループ化されたフラッシュメモリ（２０、２
１、２２、２３）を動作可能とするものである。
【００５７】図５は、本実施例３における電源制御部５
の内部構成を示す図である。
の内部構成を示す図である。
【００５８】図５に示すように、本実施例３では、電源
制御部５の内部にグループテーブル４０が設けられる。
制御部５の内部にグループテーブル４０が設けられる。
【００５９】図６は、本実施例３における、電源制御部
５内のアドレスデコーダ３４の動作フローチャートであ
る。
５内のアドレスデコーダ３４の動作フローチャートであ
る。
【００６０】以下、図６を用いて、本実施例３における
電源制御部５内のアドレスデコーダ３４の動作について
説明する。
電源制御部５内のアドレスデコーダ３４の動作について
説明する。
【００６１】ステップ１１１で、電源制御部５は、中央
処理装置１よりアドレスを取得し、ステップ１１２で、
取得したアドレスをビット演算する。
処理装置１よりアドレスを取得し、ステップ１１２で、
取得したアドレスをビット演算する。
【００６２】次に、ステップ１１３で、取得したアドレ
スを含むフラッシュメモリ（２０、２１、２２、２３）
の情報を得て、その情報よりグループテーブル４０を参
照して、グループ化されたフラッシュメモリ（２０、２
１、２２、２３）を入手する。
スを含むフラッシュメモリ（２０、２１、２２、２３）
の情報を得て、その情報よりグループテーブル４０を参
照して、グループ化されたフラッシュメモリ（２０、２
１、２２、２３）を入手する。
【００６３】次に、入手したフラッシュメモリ（２０、
２１、２２、２３）のチップセレクト信号（３６、３
７、３８、３９）のみをＯＮとし、それを電源制御信号
（２４、２５、２６、２７）としてフラッシュメモリ
（２０、２１、２２、２３）に出力する。
２１、２２、２３）のチップセレクト信号（３６、３
７、３８、３９）のみをＯＮとし、それを電源制御信号
（２４、２５、２６、２７）としてフラッシュメモリ
（２０、２１、２２、２３）に出力する。
【００６４】例えば、図３中で中央処理装置１の指し示
すアドレスがフラッシュメモリ１（２０）であり、フラ
ッシュメモリ２（２１）がグループ化されていた場合、
チップセレクト信号１（３６）およびチップセレクト信
号２（３７）のみＯＮとなり、これをラッチして、電源
制御信号１（２４）および電源制御信号２（２５）のみ
に電源が与えられ、フラッシュメモリ１（２０）および
フラッシュメモリ２（２１）のみが動作可能となる。
すアドレスがフラッシュメモリ１（２０）であり、フラ
ッシュメモリ２（２１）がグループ化されていた場合、
チップセレクト信号１（３６）およびチップセレクト信
号２（３７）のみＯＮとなり、これをラッチして、電源
制御信号１（２４）および電源制御信号２（２５）のみ
に電源が与えられ、フラッシュメモリ１（２０）および
フラッシュメモリ２（２１）のみが動作可能となる。
【００６５】〔実施例４〕本実施例４は、電源制御部５
内のアドレスデコーダ３４の動作が前記実施例１と相違
するが、その他の構成は前記実施例１と同じである。
内のアドレスデコーダ３４の動作が前記実施例１と相違
するが、その他の構成は前記実施例１と同じである。
【００６６】本実施例４は、大きなプログラムをリード
・ライトする場合等に、中央処理装置１の指し示すアド
レスを含むフラッシュメモリ（２０、２１、２２、２
３）とその前後のアドレスに位置するフラッシュメモリ
（２０、２１、２２、２３）を動作可能とするものであ
る。
・ライトする場合等に、中央処理装置１の指し示すアド
レスを含むフラッシュメモリ（２０、２１、２２、２
３）とその前後のアドレスに位置するフラッシュメモリ
（２０、２１、２２、２３）を動作可能とするものであ
る。
【００６７】図７は、本実施例４における、電源制御部
５内のアドレスデコーダ３４の動作フローチャートであ
る。
５内のアドレスデコーダ３４の動作フローチャートであ
る。
【００６８】以下、図７を用いて、本実施例４における
電源制御部５内のアドレスデコーダ３４の動作について
説明する。
電源制御部５内のアドレスデコーダ３４の動作について
説明する。
【００６９】ステップ１２１で、電源制御部５は、中央
処理装置１よりアドレスを取得し、ステップ１２２で、
取得したアドレスをビット演算し、取得したアドレスを
含むフラッシュメモリ（２０、２１、２２、２３）の情
報、および、取得したアドレスを含むフラッシュメモリ
（２０、２１、２２、２３）内での相対的な位置アドレ
スを取得する。
処理装置１よりアドレスを取得し、ステップ１２２で、
取得したアドレスをビット演算し、取得したアドレスを
含むフラッシュメモリ（２０、２１、２２、２３）の情
報、および、取得したアドレスを含むフラッシュメモリ
（２０、２１、２２、２３）内での相対的な位置アドレ
スを取得する。
【００７０】次に、ステップ１２３で、取得したアドレ
スを含むフラッシュメモリ（２０、２１、２２、２３）
のチップセレクト信号（３６、３７、３８、３９）のみ
をＯＮとする。
スを含むフラッシュメモリ（２０、２１、２２、２３）
のチップセレクト信号（３６、３７、３８、３９）のみ
をＯＮとする。
【００７１】次に、ステップ１２４で、取得した相対的
な位置アドレスが変更可能な値ＨＡＤＤより大きいか否
かを判断し、大きい場合には、ステップ１２５で、取得
したアドレスを含むフラッシュメモリ（２０、２１、２
２、２３）とアドレスが連続し、その後ろのアドレスに
位置するフラッシュメモリ（２０、２１、２２、２３）
のチップセレクト信号（３６、３７、３８、３９）をＯ
Ｎとする。
な位置アドレスが変更可能な値ＨＡＤＤより大きいか否
かを判断し、大きい場合には、ステップ１２５で、取得
したアドレスを含むフラッシュメモリ（２０、２１、２
２、２３）とアドレスが連続し、その後ろのアドレスに
位置するフラッシュメモリ（２０、２１、２２、２３）
のチップセレクト信号（３６、３７、３８、３９）をＯ
Ｎとする。
【００７２】また、ステップ１２４で取得した相対的な
位置アドレスが変更可能な値ＨＡＤＤより小さい場合に
は、ステップ１２７で、取得した相対的な位置アドレス
が変更可能な値ＬＡＤＤより小さいか否かを判断し、小
さい場合には、ステップ１２８で、取得したアドレスを
含むフラッシュメモリ（２０、２１、２２、２３）とア
ドレスが連続し、その前のアドレスに位置するフラッシ
ュメモリ（２０、２１、２２、２３）のチップセレクト
信号（３６、３７、３８、３９）をＯＮとする。
位置アドレスが変更可能な値ＨＡＤＤより小さい場合に
は、ステップ１２７で、取得した相対的な位置アドレス
が変更可能な値ＬＡＤＤより小さいか否かを判断し、小
さい場合には、ステップ１２８で、取得したアドレスを
含むフラッシュメモリ（２０、２１、２２、２３）とア
ドレスが連続し、その前のアドレスに位置するフラッシ
ュメモリ（２０、２１、２２、２３）のチップセレクト
信号（３６、３７、３８、３９）をＯＮとする。
【００７３】次に、ＯＮとされたチップセレクト信号
（３６、３７、３８、３９）を、電源制御信号（２４、
２５、２６、２７）としてフラッシュメモリ（２０、２
１、２２、２３）に出力する。
（３６、３７、３８、３９）を、電源制御信号（２４、
２５、２６、２７）としてフラッシュメモリ（２０、２
１、２２、２３）に出力する。
【００７４】例えば、図３中で中央処理装置１の指し示
すアドレスがフラッシュメモリ２（２１）であり、フラ
ッシュメモリ２（２１）内での相対的な位置アドレスが
ＨＡＤＤより大きな場合、フラッシュメモリ２（２１）
およびフラッシュメモリ３（２２）のチップセレクト信
号２（３７）およびチップセレクト信号３（３８）のみ
ＯＮとなり、これをラッチして、電源制御信号２（２
５）および電源制御信号３（２６）のみ電源が与えら
れ、フラッシュメモリ２（２１）およびフラッシュメモ
リ３（２２）のみが動作可能となる。
すアドレスがフラッシュメモリ２（２１）であり、フラ
ッシュメモリ２（２１）内での相対的な位置アドレスが
ＨＡＤＤより大きな場合、フラッシュメモリ２（２１）
およびフラッシュメモリ３（２２）のチップセレクト信
号２（３７）およびチップセレクト信号３（３８）のみ
ＯＮとなり、これをラッチして、電源制御信号２（２
５）および電源制御信号３（２６）のみ電源が与えら
れ、フラッシュメモリ２（２１）およびフラッシュメモ
リ３（２２）のみが動作可能となる。
【００７５】あるいは、図３中で中央処理装置１の指し
示すアドレスがフラッシュメモリ２（２１）であり、フ
ラッシュメモリ２（２１）内での相対的な位置アドレス
がＬＡＤＤより小さな場合、フラッシュメモリ１（２
０）およびフラッシュメモリ２（２１）のチップセレク
ト信号１（３６）およびチップセレクト信号２（３７）
のみＯＮとなり、これをラッチして、電源制御信号１
（２４）および電源制御信号２（２５）のみ電源が与え
られ、フラッシュメモリ１（２０）およびフラッシュメ
モリ２（２１）のみが動作可能となる。
示すアドレスがフラッシュメモリ２（２１）であり、フ
ラッシュメモリ２（２１）内での相対的な位置アドレス
がＬＡＤＤより小さな場合、フラッシュメモリ１（２
０）およびフラッシュメモリ２（２１）のチップセレク
ト信号１（３６）およびチップセレクト信号２（３７）
のみＯＮとなり、これをラッチして、電源制御信号１
（２４）および電源制御信号２（２５）のみ電源が与え
られ、フラッシュメモリ１（２０）およびフラッシュメ
モリ２（２１）のみが動作可能となる。
【００７６】〔実施例５〕本実施例５は、前記実施例１
ないし実施例４において、情報処理装置が停止状態の場
合に、フラッシュメモリ（２０、２１、２２、２３）に
電源を供給しないようにしたものである。
ないし実施例４において、情報処理装置が停止状態の場
合に、フラッシュメモリ（２０、２１、２２、２３）に
電源を供給しないようにしたものである。
【００７７】図８は、本実施例５における電源制御部５
とフラッシュメモリ（２０、２１、２２、２３）との接
続例を示す図である。
とフラッシュメモリ（２０、２１、２２、２３）との接
続例を示す図である。
【００７８】なお、本実施例５におけるその他の構成は
前記実施例１と同じであるので、その詳細な説明は省略
する。
前記実施例１と同じであるので、その詳細な説明は省略
する。
【００７９】電源制御部５とフラッシュメモリ（２０、
２１、２２、２３）とは、それぞれ電源制御信号１（２
４）〜４（２７）、イネーブル信号１（２８）〜４（３
１）を介して接続されている。
２１、２２、２３）とは、それぞれ電源制御信号１（２
４）〜４（２７）、イネーブル信号１（２８）〜４（３
１）を介して接続されている。
【００８０】また、中央処理装置１とは、電源監視信号
２（４３）を介して接続されており、さらに、システム
バス１４を介して中央処理装置１からのアドレス情報を
受け取ることが可能である。
２（４３）を介して接続されており、さらに、システム
バス１４を介して中央処理装置１からのアドレス情報を
受け取ることが可能である。
【００８１】また、電源監視回路４１とは、電源監視信
号１（４２）を介して接続されている。
号１（４２）を介して接続されている。
【００８２】電源監視回路４１は、一定時間情報処理装
置に入力がない場合等の前記中央処理装置１のスリープ
モードを検出して、電源監視信号１（４２）を生成し、
電源監視信号１（４２）は、電源監視信号２（４３）と
して中央処理装置１に出力される。
置に入力がない場合等の前記中央処理装置１のスリープ
モードを検出して、電源監視信号１（４２）を生成し、
電源監視信号１（４２）は、電源監視信号２（４３）と
して中央処理装置１に出力される。
【００８３】本実施例における電源制御部５の動作は以
下の通りである。
下の通りである。
【００８４】電源制御部５は、前記実施例１ないし実施
例４で説明したように、中央処理装置１より中央処理装
置１の指し示すアドレスによりフラッシュメモリ（２
０、２１、２２、２３）の電源を制御する。
例４で説明したように、中央処理装置１より中央処理装
置１の指し示すアドレスによりフラッシュメモリ（２
０、２１、２２、２３）の電源を制御する。
【００８５】また、電源監視回路４１より電源監視信号
１（４２）を受け、電源監視信号１（４２）がＯＮの場
合は、電源制御信号１（２４）〜４（２７）を出力可能
とし、ＯＦＦの場合は出力を停止する。
１（４２）を受け、電源監視信号１（４２）がＯＮの場
合は、電源制御信号１（２４）〜４（２７）を出力可能
とし、ＯＦＦの場合は出力を停止する。
【００８６】図９は、本実施例５における電源制御部５
の内部構成を示す図である。
の内部構成を示す図である。
【００８７】なお、図９においては、前記図３における
イネーブル信号３２を生成するための生成回路は省略し
てある。
イネーブル信号３２を生成するための生成回路は省略し
てある。
【００８８】電源監視回路４１よりの電源監視信号１
（４２）により、電源制御部５内の電源が制御される。
（４２）により、電源制御部５内の電源が制御される。
【００８９】即ち、電源監視信号１（４２）がＯＮの場
合は、アドレスデコーダ３４とラッチ３５が動作し、ラ
ッチ３５からの出力信号が電源制御信号１（２４）〜４
（２７）として電源制御部５より出力され、電源監視信
号１（４２）はＯＦＦの場合は、電源制御信号１（２
４）〜４（２７）も全てＯＦＦとなる。
合は、アドレスデコーダ３４とラッチ３５が動作し、ラ
ッチ３５からの出力信号が電源制御信号１（２４）〜４
（２７）として電源制御部５より出力され、電源監視信
号１（４２）はＯＦＦの場合は、電源制御信号１（２
４）〜４（２７）も全てＯＦＦとなる。
【００９０】本実施例５によれば、情報処理装置の停止
状態を電源監視回路４１で検出し、情報処理装置が停止
状態の場合に、フラッシュメモリ（２０、２１、２２、
２３）に電源を供給しないようにしたので、消費電力を
抑さえることができる。
状態を電源監視回路４１で検出し、情報処理装置が停止
状態の場合に、フラッシュメモリ（２０、２１、２２、
２３）に電源を供給しないようにしたので、消費電力を
抑さえることができる。
【００９１】なお、本実施例５においては、電源監視回
路４１と電源制御部５を別々に構成するようにしたが、
これらの機能を統合化することも可能である。
路４１と電源制御部５を別々に構成するようにしたが、
これらの機能を統合化することも可能である。
【００９２】〔実施例６〕本実施例６は、前記実施例１
ないし実施例５において、フラッシュメモリ（２０、２
１、２２、２３）からキャッシュメモリにデータを転送
する必要が生じた場合に、データ転送が終了するまで、
フラッシュメモリ（２０、２１、２２、２３）に電源を
供給するようにしたものである。
ないし実施例５において、フラッシュメモリ（２０、２
１、２２、２３）からキャッシュメモリにデータを転送
する必要が生じた場合に、データ転送が終了するまで、
フラッシュメモリ（２０、２１、２２、２３）に電源を
供給するようにしたものである。
【００９３】図１０は、本実施例６における電源制御部
５とフラッシュメモリ（２０、２１、２２、２３）との
接続例を示す図である。
５とフラッシュメモリ（２０、２１、２２、２３）との
接続例を示す図である。
【００９４】なお、本実施例６におけるその他の構成は
前記実施例１と同じであるので、その詳細な説明は省略
する。
前記実施例１と同じであるので、その詳細な説明は省略
する。
【００９５】電源制御部５とフラッシュメモリ（２０、
２１、２２、２３）とは、それぞれ電源制御信号１（２
４）〜４（２７）、イネーブル信号１（２８）〜４（３
１）を介して接続されている。
２１、２２、２３）とは、それぞれ電源制御信号１（２
４）〜４（２７）、イネーブル信号１（２８）〜４（３
１）を介して接続されている。
【００９６】また、中央処理装置１とは、イネーブル信
号３２、キャッシュ信号５１を介して接続され、さら
に、システムバス１４を介して中央処理装置１からのア
ドレス情報を受け取ることが可能である。
号３２、キャッシュ信号５１を介して接続され、さら
に、システムバス１４を介して中央処理装置１からのア
ドレス情報を受け取ることが可能である。
【００９７】中央処理装置１内には、キャッシュメモリ
５０があり、フラッシュメモリ（２０、２１、２２、２
３）内のデータは、キャッシュメモリ５０内に一度転送
され、中央処理装置１内で処理される。
５０があり、フラッシュメモリ（２０、２１、２２、２
３）内のデータは、キャッシュメモリ５０内に一度転送
され、中央処理装置１内で処理される。
【００９８】本実施例６における電源制御部５の動作は
以下の通りである。
以下の通りである。
【００９９】中央処理装置１から電源制御部５には、フ
ラッシュメモリ（２０、２１、２２、２３）からキャッ
シュメモリ５０にデータを転送する必要が生じた場合
に、データ転送が終了するまで、キャッシュ信号５１が
発行される。
ラッシュメモリ（２０、２１、２２、２３）からキャッ
シュメモリ５０にデータを転送する必要が生じた場合
に、データ転送が終了するまで、キャッシュ信号５１が
発行される。
【０１００】電源制御部５では、キャッシュ信号５１が
入力されている間のみ、電源制御信号１（２４）〜４
（２７）を出力し、フラッシュメモリ（２０、２１、２
２、２３）のイネーブル信号１（２８）〜４（３１）を
イネーブル信号３２として中央処理装置１に出力するも
のとする。
入力されている間のみ、電源制御信号１（２４）〜４
（２７）を出力し、フラッシュメモリ（２０、２１、２
２、２３）のイネーブル信号１（２８）〜４（３１）を
イネーブル信号３２として中央処理装置１に出力するも
のとする。
【０１０１】また、電源制御部５は、前記実施例１ない
し前記実施例５で説明したように、中央処理装置１から
中央処理装置１の指し示すアドレスによりフラッシュメ
モリ（２０、２１、２２、２３）の電源を制御する。
し前記実施例５で説明したように、中央処理装置１から
中央処理装置１の指し示すアドレスによりフラッシュメ
モリ（２０、２１、２２、２３）の電源を制御する。
【０１０２】図１１は、本実施例６における、キャッシ
ュ信号５１、電源制御信号１（２４）〜４（２７）、イ
ネーブル信号３２のタイミングを示す図である。
ュ信号５１、電源制御信号１（２４）〜４（２７）、イ
ネーブル信号３２のタイミングを示す図である。
【０１０３】図１１を用いて、本実施例６における動作
タイミングについて説明する。
タイミングについて説明する。
【０１０４】中央処理装置１からのキャッシュ信号５１
にしたがって、電源制御部５は、時間ｔ１後に電源制御
信号１（２４）〜４（２７）を出力する。
にしたがって、電源制御部５は、時間ｔ１後に電源制御
信号１（２４）〜４（２７）を出力する。
【０１０５】これにより、フラッシュメモリ（２０、２
１、２２、２３）に電源が供給され、イネーブル信号１
（２８）〜４（３１）が、電源制御部５に出力される。
１、２２、２３）に電源が供給され、イネーブル信号１
（２８）〜４（３１）が、電源制御部５に出力される。
【０１０６】それにより、電源制御部５は、電源制御信
号を出力してから時間ｔ２後に、イネーブル信号３２を
出力する。
号を出力してから時間ｔ２後に、イネーブル信号３２を
出力する。
【０１０７】データ転送後、キャッシュ信号５１がＯＦ
Ｆとなるにしたがい、電源制御信号１（２４）〜４（２
７）をＯＦＦとし、フラッシュメモリ（２０、２１、２
２、２３）の動作を停止させる。
Ｆとなるにしたがい、電源制御信号１（２４）〜４（２
７）をＯＦＦとし、フラッシュメモリ（２０、２１、２
２、２３）の動作を停止させる。
【０１０８】以上説明したように、本実施例６によれ
ば、キャッシュメモリ５０からフラッシュメモリ（２
０、２１、２２、２３）にデータ転送要求が生じた場合
のみ、フラッシュメモリ（２０、２１、２２、２３）の
電源を投入するようにしたので、消費電力を抑さえるこ
とが可能となる。
ば、キャッシュメモリ５０からフラッシュメモリ（２
０、２１、２２、２３）にデータ転送要求が生じた場合
のみ、フラッシュメモリ（２０、２１、２２、２３）の
電源を投入するようにしたので、消費電力を抑さえるこ
とが可能となる。
【０１０９】なお、本実施例６においては、キャッシュ
メモリ５０を中央処理装置１の外部に設けることも可能
である。
メモリ５０を中央処理装置１の外部に設けることも可能
である。
【０１１０】さらに、本実施例６においては、電源制御
部５の電源をキャッシュ信号５１によって制御するよう
にすることも可能である。
部５の電源をキャッシュ信号５１によって制御するよう
にすることも可能である。
【０１１１】また、前記各実施例では、フラッシュメモ
リ（２０、２１、２２、２３）からデータを読み出す場
合について説明したが、フラッシュメモリ（２０、２
１、２２、２３）にデータを書き込む場合についても、
本発明が適用可能であることは言うまでもない。
リ（２０、２１、２２、２３）からデータを読み出す場
合について説明したが、フラッシュメモリ（２０、２
１、２２、２３）にデータを書き込む場合についても、
本発明が適用可能であることは言うまでもない。
【０１１２】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更し得ること
は言うまでもない。
明したが、本発明は、前記実施例に限定されるものでは
なく、その要旨を逸脱しない範囲で種々変更し得ること
は言うまでもない。
【０１１３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【０１１４】（１）フラッシュメモリを有する情報処理
装置において、フラッシュメモリの不揮発性を利用し、
電源制御部で、アクセスされていないフラッシュメモリ
の電源をＯＦＦとするようにしたので、アクセスされて
いないフラッシュメモリの消費電力を低減することが可
能となる。
装置において、フラッシュメモリの不揮発性を利用し、
電源制御部で、アクセスされていないフラッシュメモリ
の電源をＯＦＦとするようにしたので、アクセスされて
いないフラッシュメモリの消費電力を低減することが可
能となる。
【０１１５】これにより、フラッシュメモリを用いた情
報処理装置において、より消費電力を低減することが可
能である。
報処理装置において、より消費電力を低減することが可
能である。
【図１】 本発明の一実施例（実施例１）であるフラッ
シュメモリを用いた情報処理装置の概略構成を示すブロ
ック図である。
シュメモリを用いた情報処理装置の概略構成を示すブロ
ック図である。
【図２】 本実施例１における電源制御部とフラッシュ
メモリとの接続例を示す図である。
メモリとの接続例を示す図である。
【図３】 本実施例１における電源制御部の内部構成を
示す図である。
示す図である。
【図４】 本実施例２における、電源制御部内のアドレ
スデコーダの動作フローチャートである。
スデコーダの動作フローチャートである。
【図５】 本実施例３における電源制御部の内部構成を
示す図である。
示す図である。
【図６】 本実施例３における、電源制御部内のアドレ
スデコーダの動作フローチャートである。
スデコーダの動作フローチャートである。
【図７】 本実施例４における、電源制御部内のアドレ
スデコーダの動作フローチャートである。
スデコーダの動作フローチャートである。
【図８】 本実施例５における電源制御部とフラッシュ
メモリとの接続例を示す図である。
メモリとの接続例を示す図である。
【図９】 本実施例５における電源制御部の内部構成を
示す図である。
示す図である。
【図１０】 本実施例６における電源制御部とフラッシ
ュメモリとの接続例を示す図である。
ュメモリとの接続例を示す図である。
【図１１】 本実施例６における、キャッシュ信号、電
源制御信号、イネーブル信号のタイミングを示す図であ
る。
源制御信号、イネーブル信号のタイミングを示す図であ
る。
１…中央処理装置、２…マスクＲＯＭ、３，２０，２
１，２２，２３…フラッシュメモリ、４，２４，２５，
２６，２７…電源制御信号、５…電源制御部、６…ＲＡ
Ｍ、７…表示用メモリ、８…液晶ディスプレイ制御部、
９…液晶ディスプレイ、１０…ＩＣカードインタフェー
ス、１１…ＩＣカード、１２…データバッファ、１３…
通信インタフェース、１４…システムバス、１５…周辺
装置制御部、１６…外部記憶装置、１７…キーボード、
２８，２９，３０，３１，３２…イネーブル信号、３３
…クロック、３４…アドレスデコーダ、３５…ラッチ、
３６，３７，３８，３９…チップセレクト信号、４０…
グループテーブル、４１…電源監視回路、４２，４３…
電源監視信号、５０…キャッシュメモリ、５１…キャッ
シュ信号。
１，２２，２３…フラッシュメモリ、４，２４，２５，
２６，２７…電源制御信号、５…電源制御部、６…ＲＡ
Ｍ、７…表示用メモリ、８…液晶ディスプレイ制御部、
９…液晶ディスプレイ、１０…ＩＣカードインタフェー
ス、１１…ＩＣカード、１２…データバッファ、１３…
通信インタフェース、１４…システムバス、１５…周辺
装置制御部、１６…外部記憶装置、１７…キーボード、
２８，２９，３０，３１，３２…イネーブル信号、３３
…クロック、３４…アドレスデコーダ、３５…ラッチ、
３６，３７，３８，３９…チップセレクト信号、４０…
グループテーブル、４１…電源監視回路、４２，４３…
電源監視信号、５０…キャッシュメモリ、５１…キャッ
シュ信号。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 17/00 ３０９ Ｄ
Claims (7)
- 【請求項１】 中央処理装置と、主記憶部と、表示部
と、外部インタフェースと、電源制御部と、それらを接
続するバスとから構成され、主記憶部の一部が複数のフ
ラッシュメモリで構成される情報処理装置であって、前
記電源制御部が、前記複数のフラッシュメモリの電源の
ＯＮ／ＯＦＦを制御することを特徴とする情報処理装
置。 - 【請求項２】 請求項１に記載された情報処理装置にお
いて、前記電源制御部は、アドレスバス上のアドレスを
演算して、前記複数のフラッシュメモリの電源のＯＮ／
ＯＦＦを制御することを特徴とする情報処理装置。 - 【請求項３】 請求項１または請求項２に記載された情
報処理装置において、前記電源制御部の制御に基づき、
電源がＯＮとされるフラッシュメモリが、前記中央処理
装置が出力するアドレスを含むフラッシュメモリである
ことを特徴とする情報処理装置。 - 【請求項４】 請求項１または請求項２に記載された情
報処理装置において、電源制御部の制御に基づき、電源
がＯＮとされるフラッシュメモリが、前記中央処理装置
が出力するアドレスを含むフラッシュメモリと、前記中
央処理装置が出力するアドレスと連続する上位のアドレ
ス、あるいは、下位のアドレスを含むフラッシュメモリ
であることを特徴とする情報処理装置。 - 【請求項５】 請求項１または請求項２に記載された情
報処理装置において、電源制御部内に、前記複数のフラ
ッシュメモリをグループ化するグループテーブルを有
し、電源制御部の制御に基づき、電源がＯＮとされるフ
ラッシュメモリが、前記グループテーブルに基づくグル
ープ化された複数のフラッシュメモリであることを特徴
とする情報処理装置。 - 【請求項６】 請求項１ないし請求項５のいずれか１項
に記載された情報処理装置において、前記中央処理装置
のスリープモードを検出するための電源監視手段を有
し、前記電源監視手段で前記中央処理装置のスリープモ
ードを検出した場合に、前記電源制御部が、前記複数の
フラッシュメモリの電源をＯＦＦとすることを特徴とす
る情報処理装置。 - 【請求項７】 請求項１ないし請求項６のいずれか１項
に記載された情報処理装置において、前記中央処理装置
の内部あるいは外部にキャシュメモリを有し、前記キャ
ッシュメモリから前記複数のフラッシュメモリをアクセ
スするアクセス時間のみ、前記電源制御部が、前記複数
のフラッシュメモリの電源をＯＮとすることを特徴とす
る情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17789394A JPH0844622A (ja) | 1994-07-29 | 1994-07-29 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17789394A JPH0844622A (ja) | 1994-07-29 | 1994-07-29 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0844622A true JPH0844622A (ja) | 1996-02-16 |
Family
ID=16038910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17789394A Pending JPH0844622A (ja) | 1994-07-29 | 1994-07-29 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0844622A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006350845A (ja) * | 2005-06-17 | 2006-12-28 | Fuji Xerox Co Ltd | 制御回路、情報処理装置、及び制御方法 |
| JP2009048409A (ja) * | 2007-08-20 | 2009-03-05 | Canon Inc | インターフェース回路及び該回路を備えた集積回路装置 |
| JP2009211153A (ja) * | 2008-02-29 | 2009-09-17 | Toshiba Corp | メモリ装置、情報処理装置及び電力制御方法 |
| JP2011134288A (ja) * | 2009-01-19 | 2011-07-07 | Fujitsu Ltd | コード生成装置及びコード生成方法 |
| JP2013187779A (ja) * | 2012-03-08 | 2013-09-19 | Toshiba Corp | ルックアップテーブル回路 |
| JP2014160362A (ja) * | 2013-02-20 | 2014-09-04 | Nec Corp | 間欠動作に適した計算装置およびその動作方法 |
-
1994
- 1994-07-29 JP JP17789394A patent/JPH0844622A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006350845A (ja) * | 2005-06-17 | 2006-12-28 | Fuji Xerox Co Ltd | 制御回路、情報処理装置、及び制御方法 |
| JP4586645B2 (ja) * | 2005-06-17 | 2010-11-24 | 富士ゼロックス株式会社 | 制御回路、情報処理装置、及び制御方法 |
| JP2009048409A (ja) * | 2007-08-20 | 2009-03-05 | Canon Inc | インターフェース回路及び該回路を備えた集積回路装置 |
| JP2009211153A (ja) * | 2008-02-29 | 2009-09-17 | Toshiba Corp | メモリ装置、情報処理装置及び電力制御方法 |
| JP2011134288A (ja) * | 2009-01-19 | 2011-07-07 | Fujitsu Ltd | コード生成装置及びコード生成方法 |
| JP2013187779A (ja) * | 2012-03-08 | 2013-09-19 | Toshiba Corp | ルックアップテーブル回路 |
| US8970249B2 (en) | 2012-03-08 | 2015-03-03 | Kabushiki Kaisha Toshiba | Look-up table circuit |
| JP2014160362A (ja) * | 2013-02-20 | 2014-09-04 | Nec Corp | 間欠動作に適した計算装置およびその動作方法 |
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