JP3463242B2 - データ処理回路 - Google Patents
データ処理回路Info
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- JP3463242B2 JP3463242B2 JP32853299A JP32853299A JP3463242B2 JP 3463242 B2 JP3463242 B2 JP 3463242B2 JP 32853299 A JP32853299 A JP 32853299A JP 32853299 A JP32853299 A JP 32853299A JP 3463242 B2 JP3463242 B2 JP 3463242B2
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- processing circuit
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Description
【０００１】
【発明の属する技術分野】本発明は、ＳＤＲＡＭをバッ
テリバックアップするデータ処理回路に係り、特に、主
電源立ち上げ時にＳＤＲＡＭのバックアップデータを保
護するデータ処理回路に関するものである。
テリバックアップするデータ処理回路に係り、特に、主
電源立ち上げ時にＳＤＲＡＭのバックアップデータを保
護するデータ処理回路に関するものである。
【０００２】
【従来の技術】近年、データ処理回路のメモリにＳＤＲ
ＡＭ（シンクロナスＤＲＡＭ）が使用されるようになっ
た。ＳＤＲＡＭは、マイクロプロセッサユニット（ＭＰ
Ｕ）にクロックで同期して読み出し／書き込みの動作を
行うものであり、従来のＤＲＡＭに比べて高速でデータ
転送を行うことができる。ＳＤＲＡＭは、従来のＤＲＡ
Ｍでも行われているＭＰＵからのアドレス指定を伴うリ
フレッシュコマンドに依ってリフレッシュされる他に、
ＭＰＵからのリフレッシュコマンド等の外部信号に依ら
ず内部でリフレッシュを行うことができる。このような
リフレッシュ方式での動作をセルフリフレッシュモード
という。例えば、ＭＰＵが長時間にわたってＳＤＲＡＭ
を読み書きしないアイドル状態のとき、ＳＤＲＡＭをセ
ルフリフレッシュモードに移行させるという使い方をす
る。
ＡＭ（シンクロナスＤＲＡＭ）が使用されるようになっ
た。ＳＤＲＡＭは、マイクロプロセッサユニット（ＭＰ
Ｕ）にクロックで同期して読み出し／書き込みの動作を
行うものであり、従来のＤＲＡＭに比べて高速でデータ
転送を行うことができる。ＳＤＲＡＭは、従来のＤＲＡ
Ｍでも行われているＭＰＵからのアドレス指定を伴うリ
フレッシュコマンドに依ってリフレッシュされる他に、
ＭＰＵからのリフレッシュコマンド等の外部信号に依ら
ず内部でリフレッシュを行うことができる。このような
リフレッシュ方式での動作をセルフリフレッシュモード
という。例えば、ＭＰＵが長時間にわたってＳＤＲＡＭ
を読み書きしないアイドル状態のとき、ＳＤＲＡＭをセ
ルフリフレッシュモードに移行させるという使い方をす
る。
【０００３】一方、ＳＤＲＡＭを制御するＭＰＵには、
ＳＤＲＡＭ用のインタフェースを内蔵することにより、
ＳＤＲＡＭを直結できるように構成されたものがある。
ＳＤＲＡＭ用のインタフェースを内蔵することにより、
ＳＤＲＡＭを直結できるように構成されたものがある。
【０００４】ＳＤＲＡＭを使用するデータ処理回路で
は、ＭＰＵがアイドル状態のとき、ＳＤＲＡＭに対して
セルフリフレッシュを指令するコマンドが発せられる。
具体的には、チップセレクト（ＣＳ），ローアドレスス
トローブ（ＲＡＳ），コラムアドレスストローブ（ＣＡ
Ｓ）及びライトネーブル（ＷＥ）が所定の論理値をとっ
た状態で、ＭＰＵのハードウェアが出力するクロックイ
ネーブル信号がＬレベルとなる。このクロックイネーブ
ル信号はＳＤＲＡＭに直結されており、クロックイネー
ブル信号がＬレベルで入力されたＳＤＲＡＭはセルフリ
フレッシュモードで動作する。ＭＰＵが活性状態になる
ときには、ＳＤＲＡＭに対してセルフリフレッシュ解除
を指令するコマンドが発せられる。具体的には、ＭＰＵ
が出力するクロックイネーブル信号がＬレベルからＨレ
ベルになる。クロックイネーブル信号がＨレベルで入力
されたＳＤＲＡＭは、通常のリフレッシュモードに移行
する。
は、ＭＰＵがアイドル状態のとき、ＳＤＲＡＭに対して
セルフリフレッシュを指令するコマンドが発せられる。
具体的には、チップセレクト（ＣＳ），ローアドレスス
トローブ（ＲＡＳ），コラムアドレスストローブ（ＣＡ
Ｓ）及びライトネーブル（ＷＥ）が所定の論理値をとっ
た状態で、ＭＰＵのハードウェアが出力するクロックイ
ネーブル信号がＬレベルとなる。このクロックイネーブ
ル信号はＳＤＲＡＭに直結されており、クロックイネー
ブル信号がＬレベルで入力されたＳＤＲＡＭはセルフリ
フレッシュモードで動作する。ＭＰＵが活性状態になる
ときには、ＳＤＲＡＭに対してセルフリフレッシュ解除
を指令するコマンドが発せられる。具体的には、ＭＰＵ
が出力するクロックイネーブル信号がＬレベルからＨレ
ベルになる。クロックイネーブル信号がＨレベルで入力
されたＳＤＲＡＭは、通常のリフレッシュモードに移行
する。
【０００５】このようなデータ処理回路は、長時間の不
使用時に電力消費を抑えられるという利点がある。
使用時に電力消費を抑えられるという利点がある。
【０００６】
【発明が解決しようとする課題】ところで、データ処理
回路には、主電源がオフされてもメモリのデータを保持
するために、バッテリバックアップを備えたものがあ
る。そこで、前記したＳＤＲＡＭを使用するデータ処理
回路にバッテリバックアップを導入すると、次のような
動作ロジックが考えられる。
回路には、主電源がオフされてもメモリのデータを保持
するために、バッテリバックアップを備えたものがあ
る。そこで、前記したＳＤＲＡＭを使用するデータ処理
回路にバッテリバックアップを導入すると、次のような
動作ロジックが考えられる。
【０００７】主電源がオフされてバッテリバックアップ
に移行する際に、ＭＰＵよりＳＤＲＡＭにセルフリフレ
ッシュエントリーコマンドを指令し、以後、バッテリバ
ックアップ中は、ＳＤＲＡＭはセルフリフレッシュモー
ドを維持する。主電源がオンしてＭＰＵが活性状態にな
ると、ＭＰＵよりＳＤＲＡＭにセルフリフレッシュ解除
コマンドを指令し、通常のリフレッシュモードに移行す
る。
に移行する際に、ＭＰＵよりＳＤＲＡＭにセルフリフレ
ッシュエントリーコマンドを指令し、以後、バッテリバ
ックアップ中は、ＳＤＲＡＭはセルフリフレッシュモー
ドを維持する。主電源がオンしてＭＰＵが活性状態にな
ると、ＭＰＵよりＳＤＲＡＭにセルフリフレッシュ解除
コマンドを指令し、通常のリフレッシュモードに移行す
る。
【０００８】主電源がオンする際には、ＭＰＵがパワー
オンリセットされる。ＭＰＵは、パワーオンリセットの
直後にセルフリフレッシュ解除のコマンドを発する（Ｍ
ＰＵのハードウェアがクロックイネーブル信号をＨレベ
ルに立ち上げる）。これにより、ＳＤＲＡＭはセルフリ
フレッシュモードを解除し、ＭＰＵからのリフレッシュ
コマンドに依ってリフレッシュされるようになる。一
方、ＭＰＵは、パワーオンリセットの直後に、ソフトウ
ェアにより、内部レジスタや入出力（Ｉ／Ｏ）ポートの
状態を設定するイニシャライズ処理を行うことが必要で
ある。ＭＰＵがリフレッシュコマンドを発することがで
きるのは、イニシャライズ処理が終了してからである。
従って、イニシャライズ処理が終了してからリフレッシ
ュコマンドが発せられることになる。
オンリセットされる。ＭＰＵは、パワーオンリセットの
直後にセルフリフレッシュ解除のコマンドを発する（Ｍ
ＰＵのハードウェアがクロックイネーブル信号をＨレベ
ルに立ち上げる）。これにより、ＳＤＲＡＭはセルフリ
フレッシュモードを解除し、ＭＰＵからのリフレッシュ
コマンドに依ってリフレッシュされるようになる。一
方、ＭＰＵは、パワーオンリセットの直後に、ソフトウ
ェアにより、内部レジスタや入出力（Ｉ／Ｏ）ポートの
状態を設定するイニシャライズ処理を行うことが必要で
ある。ＭＰＵがリフレッシュコマンドを発することがで
きるのは、イニシャライズ処理が終了してからである。
従って、イニシャライズ処理が終了してからリフレッシ
ュコマンドが発せられることになる。
【０００９】以上の動作ロジックにおいて、イニシャラ
イズ処理には、通常、２００〜３００ｍｓｅｃを要す
る。しかし、ＳＤＲＡＭは１６ｍｓｅｃ以内にリフレッ
シュしないとデータが保証されない。パワーオンリセッ
トの直後にセルフリフレッシュモードを解除したＳＤＲ
ＡＭは、ＭＰＵのイニシャライズ処理が終了するまでリ
フレッシュされないので、データは失われることにな
る。
イズ処理には、通常、２００〜３００ｍｓｅｃを要す
る。しかし、ＳＤＲＡＭは１６ｍｓｅｃ以内にリフレッ
シュしないとデータが保証されない。パワーオンリセッ
トの直後にセルフリフレッシュモードを解除したＳＤＲ
ＡＭは、ＭＰＵのイニシャライズ処理が終了するまでリ
フレッシュされないので、データは失われることにな
る。
【００１０】このように、従来のＳＤＲＡＭを使用した
データ処理回路は、主電源をオン／オフせずにＭＰＵを
停止する動作にはよく対応しているが、メモリをバッテ
リバックアップした場合の主電源オン／オフには対応で
きず、せっかくバッテリバックアップで保持したデータ
が主電源をオンしたときに失われてしまう。
データ処理回路は、主電源をオン／オフせずにＭＰＵを
停止する動作にはよく対応しているが、メモリをバッテ
リバックアップした場合の主電源オン／オフには対応で
きず、せっかくバッテリバックアップで保持したデータ
が主電源をオンしたときに失われてしまう。
【００１１】そこで、本発明の目的は、上記課題を解決
し、主電源立ち上げ時にＳＤＲＡＭのバックアップデー
タを保護するデータ処理回路を提供することにある。
し、主電源立ち上げ時にＳＤＲＡＭのバックアップデー
タを保護するデータ処理回路を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に本発明は、データを保持するＳＤＲＡＭをバッテリバ
ックアップするデータ処理回路において、パワーオンリ
セット直後にＭＰＵが出力するクロックイネーブル信号
と、前記ＭＰＵにおけるイニシャライズ処理が終了した
ことを示すイニシャライズ処理終了信号とに基づき、前
記ＳＤＲＡＭにセルフリフレッシュ解除を指令するもの
である。
に本発明は、データを保持するＳＤＲＡＭをバッテリバ
ックアップするデータ処理回路において、パワーオンリ
セット直後にＭＰＵが出力するクロックイネーブル信号
と、前記ＭＰＵにおけるイニシャライズ処理が終了した
ことを示すイニシャライズ処理終了信号とに基づき、前
記ＳＤＲＡＭにセルフリフレッシュ解除を指令するもの
である。
【００１３】前記イニシャライズ処理終了信号は、パワ
ーオンリセット中にハイインピーダンスとなる前記ＭＰ
ＵのＩ／Ｏポート端子を否定論理レベルの電圧にプルア
ップ又はプルダウンしておき、このＩ／Ｏポートより肯
定論理レベルを出力してイニシャライズ処理が終了した
ことを示してもよい。
ーオンリセット中にハイインピーダンスとなる前記ＭＰ
ＵのＩ／Ｏポート端子を否定論理レベルの電圧にプルア
ップ又はプルダウンしておき、このＩ／Ｏポートより肯
定論理レベルを出力してイニシャライズ処理が終了した
ことを示してもよい。
【００１４】前記ＭＰＵのクロックイネーブル信号出力
端子からのクロックイネーブル信号と前記イニシャライ
ズ処理終了信号とを論理積し、この論理積信号を前記Ｓ
ＤＲＡＭのクロックイネーブル信号入力端子に与えても
よい。
端子からのクロックイネーブル信号と前記イニシャライ
ズ処理終了信号とを論理積し、この論理積信号を前記Ｓ
ＤＲＡＭのクロックイネーブル信号入力端子に与えても
よい。
【００１５】
【発明の実施の形態】以下、本発明の一実施形態を添付
図面に基づいて詳述する。
図面に基づいて詳述する。
【００１６】本発明に係るデータ処理回路は、バッテリ
バックアップされたＳＤＲＡＭ１と、ＳＤＲＡＭ用のイ
ンタフェースを内蔵したＭＰＵ２とを備える。このデー
タ処理回路の主電源は、商用１００Ｖである。ここで、
主電源のオン／オフとは、商用１００Ｖを遮断し、その
遮断されていた商用１００Ｖを導通させることである。
ＭＰＵ２がリセットされないアイドル状態／活性状態の
移行による見掛け上のオン／オフとは異なる。主電源の
オン時には、商用１００Ｖから変換された直流定電圧Ｖ
S がデータ処理回路全般に印加される。主電源のオフ時
には、直流定電圧ＶS はなくなるが、ＳＤＲＡＭ１等の
バックアップされるモジュールには、バッテリによるバ
ックアップ電圧ＶB が切り替わって印加される。
バックアップされたＳＤＲＡＭ１と、ＳＤＲＡＭ用のイ
ンタフェースを内蔵したＭＰＵ２とを備える。このデー
タ処理回路の主電源は、商用１００Ｖである。ここで、
主電源のオン／オフとは、商用１００Ｖを遮断し、その
遮断されていた商用１００Ｖを導通させることである。
ＭＰＵ２がリセットされないアイドル状態／活性状態の
移行による見掛け上のオン／オフとは異なる。主電源の
オン時には、商用１００Ｖから変換された直流定電圧Ｖ
S がデータ処理回路全般に印加される。主電源のオフ時
には、直流定電圧ＶS はなくなるが、ＳＤＲＡＭ１等の
バックアップされるモジュールには、バッテリによるバ
ックアップ電圧ＶB が切り替わって印加される。
【００１７】このデータ処理回路には、直流定電圧ＶS
が規定の電圧まで立ち上がるに応じて一定期間のリセッ
ト信号を出力するリセットモジュール３が設けられてい
る。このリセット信号はＭＰＵ２のリセット端子ｒに入
力されており、ＭＰＵ２のパワーオンリセットに使用さ
れる。また、このデータ処理回路には、商用１００Ｖ又
は直流定電圧ＶS を監視して電源オフをいちはやく検出
する電源監視モジュール４が設けられている。電源オフ
検出の信号はＭＰＵ２の割り込み端子ｉに入力されてお
り、ＭＰＵ２にパワーオフ処理を割り込ませるために使
用される。
が規定の電圧まで立ち上がるに応じて一定期間のリセッ
ト信号を出力するリセットモジュール３が設けられてい
る。このリセット信号はＭＰＵ２のリセット端子ｒに入
力されており、ＭＰＵ２のパワーオンリセットに使用さ
れる。また、このデータ処理回路には、商用１００Ｖ又
は直流定電圧ＶS を監視して電源オフをいちはやく検出
する電源監視モジュール４が設けられている。電源オフ
検出の信号はＭＰＵ２の割り込み端子ｉに入力されてお
り、ＭＰＵ２にパワーオフ処理を割り込ませるために使
用される。
【００１８】ＭＰＵ２には、クロックイネーブル信号出
力端子ｃが設けられている。ＭＰＵ２がＳＤＲＡＭ１に
対してセルフリフレッシュ解除を指令するコマンドにお
いて、クロックイネーブル信号はＨレベルとなり、ＳＤ
ＲＡＭ１に対してセルフリフレッシュエントリを指令す
るコマンドにおいて、クロックイネーブル信号はＬレベ
ルとなる。また、ＭＰＵ２には、Ｉ／Ｏポートに使用す
るＩ／Ｏポート端子ｐが設けられている。Ｉ／Ｏポート
は、ソフトウェアのコマンドにより信号を入出力するも
のである。本発明では、ＭＰＵ２におけるイニシャライ
ズ処理が終了したことを示すイニシャライズ処理終了信
号をこのＩ／Ｏポートより出力する。イニシャライズ処
理終了信号は、Ｈレベルにてイニシャライズ処理の終了
を示すものとする。図示しないが、ＭＰＵ２の内部にお
いて、Ｉ／Ｏポート端子ｐは、パワーオンリセット中に
ハイインピーダンスとなる構成を有する。よって、Ｉ／
Ｏポート端子は、パワーオンリセット中に肯定論理レベ
ルであるＨレベルにならないよう、プルダウン抵抗器５
を介してＬレベルの電圧（接地電位）にプルダウンされ
ている。
力端子ｃが設けられている。ＭＰＵ２がＳＤＲＡＭ１に
対してセルフリフレッシュ解除を指令するコマンドにお
いて、クロックイネーブル信号はＨレベルとなり、ＳＤ
ＲＡＭ１に対してセルフリフレッシュエントリを指令す
るコマンドにおいて、クロックイネーブル信号はＬレベ
ルとなる。また、ＭＰＵ２には、Ｉ／Ｏポートに使用す
るＩ／Ｏポート端子ｐが設けられている。Ｉ／Ｏポート
は、ソフトウェアのコマンドにより信号を入出力するも
のである。本発明では、ＭＰＵ２におけるイニシャライ
ズ処理が終了したことを示すイニシャライズ処理終了信
号をこのＩ／Ｏポートより出力する。イニシャライズ処
理終了信号は、Ｈレベルにてイニシャライズ処理の終了
を示すものとする。図示しないが、ＭＰＵ２の内部にお
いて、Ｉ／Ｏポート端子ｐは、パワーオンリセット中に
ハイインピーダンスとなる構成を有する。よって、Ｉ／
Ｏポート端子は、パワーオンリセット中に肯定論理レベ
ルであるＨレベルにならないよう、プルダウン抵抗器５
を介してＬレベルの電圧（接地電位）にプルダウンされ
ている。
【００１９】ＭＰＵ２とＳＤＲＡＭ１との間に、クロッ
クイネーブル信号とイニシャライズ処理終了信号とを入
力した論理モジュール６が設けられている。セルフリフ
レッシュ解除の指令においてクロックイネーブル信号は
Ｈレベルであり、イニシャライズ処理終了信号もＨレベ
ルでイニシャライズ処理の終了を示すので、論理モジュ
ール６はＡＮＤ回路で実現できる。論理モジュール６の
出力は、ＳＤＲＡＭ１のクロックイネーブル信号入力端
子ｃｘに入力されている。なお、このＡＮＤ回路もバッ
クアップ電圧ＶB によりバックアップされている。
クイネーブル信号とイニシャライズ処理終了信号とを入
力した論理モジュール６が設けられている。セルフリフ
レッシュ解除の指令においてクロックイネーブル信号は
Ｈレベルであり、イニシャライズ処理終了信号もＨレベ
ルでイニシャライズ処理の終了を示すので、論理モジュ
ール６はＡＮＤ回路で実現できる。論理モジュール６の
出力は、ＳＤＲＡＭ１のクロックイネーブル信号入力端
子ｃｘに入力されている。なお、このＡＮＤ回路もバッ
クアップ電圧ＶB によりバックアップされている。
【００２０】図２は、ＭＰＵ２の信号出力の他の形態を
示すものである。ここでは、ＭＰＵ２が出力するイニシ
ャライズ処理終了信号は、Ｌレベルにてイニシャライズ
処理の終了を示すものとする。よって、Ｉ／Ｏポート端
子ｐは、パワーオフ時に肯定論理であるＬレベルになら
ないよう、プルアップ抵抗器７を介してＨレベルの電圧
（バックアップ電圧ＶB ）にプルアップされている。ク
ロックイネーブル信号との論理を整合させるため、イニ
シャライズ処理終了信号は、インバータ８を介して反転
されている。なお、このインバータ８もバックアップ電
圧ＶB によりバックアップされている。この形態は、Ｉ
／Ｏポート端子ｐがパワーオンリセット中にＨレベルと
なるようなＭＰＵに適用するとよい。
示すものである。ここでは、ＭＰＵ２が出力するイニシ
ャライズ処理終了信号は、Ｌレベルにてイニシャライズ
処理の終了を示すものとする。よって、Ｉ／Ｏポート端
子ｐは、パワーオフ時に肯定論理であるＬレベルになら
ないよう、プルアップ抵抗器７を介してＨレベルの電圧
（バックアップ電圧ＶB ）にプルアップされている。ク
ロックイネーブル信号との論理を整合させるため、イニ
シャライズ処理終了信号は、インバータ８を介して反転
されている。なお、このインバータ８もバックアップ電
圧ＶB によりバックアップされている。この形態は、Ｉ
／Ｏポート端子ｐがパワーオンリセット中にＨレベルと
なるようなＭＰＵに適用するとよい。
【００２１】以下、本発明に係るデータ処理回路の動作
を説明する。
を説明する。
【００２２】まず、主電源のオフ時には、図３に示され
るように、電源監視モジュール４が電源オフをいちはや
く検出して割り込み信号（ＭＰＵ２の割り込み端子ｉの
信号）を立ち下げる。ＭＰＵ２は、割り込みにより優先
的にパワーオフ処理を開始し、そのパワーオフ処理の一
環としてイニシャライズ処理終了信号（Ｉ／Ｏポート端
子ｐの信号）を否定論理レベル（Ｌレベル）にする。こ
れにより、ＳＤＲＡＭ１のクロックイネーブル信号入力
端子ｃｘの入力はＬレベルとなり、ＳＤＲＡＭ１はセル
フリフレッシュモードに移行する。この動作は、パワー
オフによるリセット信号（リセット端子ｒの信号）が立
ち下がる前に終了する。ＭＰＵ２が動作を停止した後
も、論理モジュール６の入力がプルダウンされているの
で、ＳＤＲＡＭ１のクロックイネーブル信号入力端子ｃ
ｘはＬレベルに固定される。
るように、電源監視モジュール４が電源オフをいちはや
く検出して割り込み信号（ＭＰＵ２の割り込み端子ｉの
信号）を立ち下げる。ＭＰＵ２は、割り込みにより優先
的にパワーオフ処理を開始し、そのパワーオフ処理の一
環としてイニシャライズ処理終了信号（Ｉ／Ｏポート端
子ｐの信号）を否定論理レベル（Ｌレベル）にする。こ
れにより、ＳＤＲＡＭ１のクロックイネーブル信号入力
端子ｃｘの入力はＬレベルとなり、ＳＤＲＡＭ１はセル
フリフレッシュモードに移行する。この動作は、パワー
オフによるリセット信号（リセット端子ｒの信号）が立
ち下がる前に終了する。ＭＰＵ２が動作を停止した後
も、論理モジュール６の入力がプルダウンされているの
で、ＳＤＲＡＭ１のクロックイネーブル信号入力端子ｃ
ｘはＬレベルに固定される。
【００２３】次に、主電源のオン時には、図４に示され
るように、リセットモジュール３が一定期間のリセット
信号（リセット端子ｒの信号）を出力する。ＭＰＵ２
は、パワーオンリセットの直後にセルフリフレッシュ解
除のコマンドを発する（ＭＰＵのハードウェアがクロッ
クイネーブル信号出力端子ｃをＨレベルに立ち上げ
る）。この時点で、Ｉ／Ｏポート端子ｐはＭＰＵの内部
的にはハイインピーダンスであるが、プルダウン抵抗器
５を介してＬレベルにプルダウンされている。パワーオ
ンリセット後、ＭＰＵ２は、ソフトウェアにより、内部
レジスタやＩ／Ｏポートの状態を設定するイニシャライ
ズ処理を行う。このイニシャライズ処理の最後にイニシ
ャライズ処理終了を示すＩ／Ｏポート端子ｐをＨレベル
に変更する。ＭＰＵ２のクロックイネーブル信号出力端
子ｃは既にＨレベルであるから、論理積によりＳＤＲＡ
Ｍ１のクロックイネーブル信号入力端子ｃｘはＨレベル
に立ち上がり、ＳＤＲＡＭ１はセルフリフレッシュモー
ドを解除する。この時点で、ＭＰＵ２はイニシャライズ
処理を終了しているので、いつでもＳＤＲＡＭ１に対し
てリフレッシュコマンドを発することができる。
るように、リセットモジュール３が一定期間のリセット
信号（リセット端子ｒの信号）を出力する。ＭＰＵ２
は、パワーオンリセットの直後にセルフリフレッシュ解
除のコマンドを発する（ＭＰＵのハードウェアがクロッ
クイネーブル信号出力端子ｃをＨレベルに立ち上げ
る）。この時点で、Ｉ／Ｏポート端子ｐはＭＰＵの内部
的にはハイインピーダンスであるが、プルダウン抵抗器
５を介してＬレベルにプルダウンされている。パワーオ
ンリセット後、ＭＰＵ２は、ソフトウェアにより、内部
レジスタやＩ／Ｏポートの状態を設定するイニシャライ
ズ処理を行う。このイニシャライズ処理の最後にイニシ
ャライズ処理終了を示すＩ／Ｏポート端子ｐをＨレベル
に変更する。ＭＰＵ２のクロックイネーブル信号出力端
子ｃは既にＨレベルであるから、論理積によりＳＤＲＡ
Ｍ１のクロックイネーブル信号入力端子ｃｘはＨレベル
に立ち上がり、ＳＤＲＡＭ１はセルフリフレッシュモー
ドを解除する。この時点で、ＭＰＵ２はイニシャライズ
処理を終了しているので、いつでもＳＤＲＡＭ１に対し
てリフレッシュコマンドを発することができる。
【００２４】このように、ＭＰＵ２のイニシャライズ処
理が終了するまで、ＳＤＲＡＭ１はセルフリフレッシュ
モードを維持するので、ＳＤＲＡＭ１のバックアップデ
ータを保護することができる。
理が終了するまで、ＳＤＲＡＭ１はセルフリフレッシュ
モードを維持するので、ＳＤＲＡＭ１のバックアップデ
ータを保護することができる。
【００２５】
【発明の効果】本発明は次の如き優れた効果を発揮す
る。
る。
【００２６】（１）パワーオンリセット時に、ＭＰＵに
おけるイニシャライズ処理が終了するまで、ＳＤＲＡＭ
にセルフリフレッシュモードが解除されなくなり、デー
タの消失が防止される。
おけるイニシャライズ処理が終了するまで、ＳＤＲＡＭ
にセルフリフレッシュモードが解除されなくなり、デー
タの消失が防止される。
【図１】本発明の一実施形態を示すデータ処理回路の要
部回路図である。
部回路図である。
【図２】本発明の一実施形態を示すデータ処理回路の要
部回路図である。
部回路図である。
【図３】図１のデータ処理回路における主電源オフ時の
信号タイミング図である。
信号タイミング図である。
【図４】図１のデータ処理回路における主電源オン時の
信号タイミング図である。
信号タイミング図である。
１ ＳＤＲＡＭ
２ ＭＰＵ
３ リセットモジュール
４ 電源監視モジュール
５ プルダウン抵抗器
６ 論理モジュール
７ プルアップ抵抗器
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/40 - 11/4099
G06F 12/00
G06F 12/16
Claims (3)
- 【請求項１】 データを保持するＳＤＲＡＭをバッテリ
バックアップするデータ処理回路において、パワーオン
リセット直後にＭＰＵが出力するクロックイネーブル信
号と、前記ＭＰＵにおけるイニシャライズ処理が終了し
たことを示すイニシャライズ処理終了信号とに基づき、
前記ＳＤＲＡＭにセルフリフレッシュ解除を指令するこ
とを特徴とするデータ処理回路。 - 【請求項２】 前記イニシャライズ処理終了信号は、パ
ワーオンリセット中にハイインピーダンスとなる前記Ｍ
ＰＵのＩ／Ｏポート端子を否定論理レベルの電圧にプル
アップ又はプルダウンしておき、このＩ／Ｏポートより
肯定論理レベルを出力してイニシャライズ処理が終了し
たことを示すことを特徴とする請求項１記載のデータ処
理回路。 - 【請求項３】 前記ＭＰＵのクロックイネーブル信号出
力端子からのクロックイネーブル信号と前記イニシャラ
イズ処理終了信号とを論理積し、この論理積信号を前記
ＳＤＲＡＭのクロックイネーブル信号入力端子に与える
ことを特徴とする請求項１又は２記載のデータ処理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32853299A JP3463242B2 (ja) | 1999-11-18 | 1999-11-18 | データ処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32853299A JP3463242B2 (ja) | 1999-11-18 | 1999-11-18 | データ処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001143469A JP2001143469A (ja) | 2001-05-25 |
| JP3463242B2 true JP3463242B2 (ja) | 2003-11-05 |
Family
ID=18211352
Family Applications (1)
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1999
- 1999-11-18 JP JP32853299A patent/JP3463242B2/ja not_active Expired - Fee Related
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| JP2006261769A (ja) * | 2005-03-15 | 2006-09-28 | Ricoh Co Ltd | 画像処理装置、画像処理方法および画像処理プログラム |
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