JP3463242B2 - データ処理回路 - Google Patents
データ処理回路Info
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Description
テリバックアップするデータ処理回路に係り、特に、主
電源立ち上げ時にSDRAMのバックアップデータを保
護するデータ処理回路に関するものである。
AM(シンクロナスDRAM)が使用されるようになっ
た。SDRAMは、マイクロプロセッサユニット(MP
U)にクロックで同期して読み出し/書き込みの動作を
行うものであり、従来のDRAMに比べて高速でデータ
転送を行うことができる。SDRAMは、従来のDRA
Mでも行われているMPUからのアドレス指定を伴うリ
フレッシュコマンドに依ってリフレッシュされる他に、
MPUからのリフレッシュコマンド等の外部信号に依ら
ず内部でリフレッシュを行うことができる。このような
リフレッシュ方式での動作をセルフリフレッシュモード
という。例えば、MPUが長時間にわたってSDRAM
を読み書きしないアイドル状態のとき、SDRAMをセ
ルフリフレッシュモードに移行させるという使い方をす
る。
SDRAM用のインタフェースを内蔵することにより、
SDRAMを直結できるように構成されたものがある。
は、MPUがアイドル状態のとき、SDRAMに対して
セルフリフレッシュを指令するコマンドが発せられる。
具体的には、チップセレクト(CS),ローアドレスス
トローブ(RAS),コラムアドレスストローブ(CA
S)及びライトネーブル(WE)が所定の論理値をとっ
た状態で、MPUのハードウェアが出力するクロックイ
ネーブル信号がLレベルとなる。このクロックイネーブ
ル信号はSDRAMに直結されており、クロックイネー
ブル信号がLレベルで入力されたSDRAMはセルフリ
フレッシュモードで動作する。MPUが活性状態になる
ときには、SDRAMに対してセルフリフレッシュ解除
を指令するコマンドが発せられる。具体的には、MPU
が出力するクロックイネーブル信号がLレベルからHレ
ベルになる。クロックイネーブル信号がHレベルで入力
されたSDRAMは、通常のリフレッシュモードに移行
する。
使用時に電力消費を抑えられるという利点がある。
回路には、主電源がオフされてもメモリのデータを保持
するために、バッテリバックアップを備えたものがあ
る。そこで、前記したSDRAMを使用するデータ処理
回路にバッテリバックアップを導入すると、次のような
動作ロジックが考えられる。
に移行する際に、MPUよりSDRAMにセルフリフレ
ッシュエントリーコマンドを指令し、以後、バッテリバ
ックアップ中は、SDRAMはセルフリフレッシュモー
ドを維持する。主電源がオンしてMPUが活性状態にな
ると、MPUよりSDRAMにセルフリフレッシュ解除
コマンドを指令し、通常のリフレッシュモードに移行す
る。
オンリセットされる。MPUは、パワーオンリセットの
直後にセルフリフレッシュ解除のコマンドを発する(M
PUのハードウェアがクロックイネーブル信号をHレベ
ルに立ち上げる)。これにより、SDRAMはセルフリ
フレッシュモードを解除し、MPUからのリフレッシュ
コマンドに依ってリフレッシュされるようになる。一
方、MPUは、パワーオンリセットの直後に、ソフトウ
ェアにより、内部レジスタや入出力(I/O)ポートの
状態を設定するイニシャライズ処理を行うことが必要で
ある。MPUがリフレッシュコマンドを発することがで
きるのは、イニシャライズ処理が終了してからである。
従って、イニシャライズ処理が終了してからリフレッシ
ュコマンドが発せられることになる。
イズ処理には、通常、200〜300msecを要す
る。しかし、SDRAMは16msec以内にリフレッ
シュしないとデータが保証されない。パワーオンリセッ
トの直後にセルフリフレッシュモードを解除したSDR
AMは、MPUのイニシャライズ処理が終了するまでリ
フレッシュされないので、データは失われることにな
る。
データ処理回路は、主電源をオン/オフせずにMPUを
停止する動作にはよく対応しているが、メモリをバッテ
リバックアップした場合の主電源オン/オフには対応で
きず、せっかくバッテリバックアップで保持したデータ
が主電源をオンしたときに失われてしまう。
し、主電源立ち上げ時にSDRAMのバックアップデー
タを保護するデータ処理回路を提供することにある。
に本発明は、データを保持するSDRAMをバッテリバ
ックアップするデータ処理回路において、パワーオンリ
セット直後にMPUが出力するクロックイネーブル信号
と、前記MPUにおけるイニシャライズ処理が終了した
ことを示すイニシャライズ処理終了信号とに基づき、前
記SDRAMにセルフリフレッシュ解除を指令するもの
である。
ーオンリセット中にハイインピーダンスとなる前記MP
UのI/Oポート端子を否定論理レベルの電圧にプルア
ップ又はプルダウンしておき、このI/Oポートより肯
定論理レベルを出力してイニシャライズ処理が終了した
ことを示してもよい。
端子からのクロックイネーブル信号と前記イニシャライ
ズ処理終了信号とを論理積し、この論理積信号を前記S
DRAMのクロックイネーブル信号入力端子に与えても
よい。
図面に基づいて詳述する。
バックアップされたSDRAM1と、SDRAM用のイ
ンタフェースを内蔵したMPU2とを備える。このデー
タ処理回路の主電源は、商用100Vである。ここで、
主電源のオン/オフとは、商用100Vを遮断し、その
遮断されていた商用100Vを導通させることである。
MPU2がリセットされないアイドル状態/活性状態の
移行による見掛け上のオン/オフとは異なる。主電源の
オン時には、商用100Vから変換された直流定電圧V
S がデータ処理回路全般に印加される。主電源のオフ時
には、直流定電圧VS はなくなるが、SDRAM1等の
バックアップされるモジュールには、バッテリによるバ
ックアップ電圧VB が切り替わって印加される。
が規定の電圧まで立ち上がるに応じて一定期間のリセッ
ト信号を出力するリセットモジュール3が設けられてい
る。このリセット信号はMPU2のリセット端子rに入
力されており、MPU2のパワーオンリセットに使用さ
れる。また、このデータ処理回路には、商用100V又
は直流定電圧VS を監視して電源オフをいちはやく検出
する電源監視モジュール4が設けられている。電源オフ
検出の信号はMPU2の割り込み端子iに入力されてお
り、MPU2にパワーオフ処理を割り込ませるために使
用される。
力端子cが設けられている。MPU2がSDRAM1に
対してセルフリフレッシュ解除を指令するコマンドにお
いて、クロックイネーブル信号はHレベルとなり、SD
RAM1に対してセルフリフレッシュエントリを指令す
るコマンドにおいて、クロックイネーブル信号はLレベ
ルとなる。また、MPU2には、I/Oポートに使用す
るI/Oポート端子pが設けられている。I/Oポート
は、ソフトウェアのコマンドにより信号を入出力するも
のである。本発明では、MPU2におけるイニシャライ
ズ処理が終了したことを示すイニシャライズ処理終了信
号をこのI/Oポートより出力する。イニシャライズ処
理終了信号は、Hレベルにてイニシャライズ処理の終了
を示すものとする。図示しないが、MPU2の内部にお
いて、I/Oポート端子pは、パワーオンリセット中に
ハイインピーダンスとなる構成を有する。よって、I/
Oポート端子は、パワーオンリセット中に肯定論理レベ
ルであるHレベルにならないよう、プルダウン抵抗器5
を介してLレベルの電圧(接地電位)にプルダウンされ
ている。
クイネーブル信号とイニシャライズ処理終了信号とを入
力した論理モジュール6が設けられている。セルフリフ
レッシュ解除の指令においてクロックイネーブル信号は
Hレベルであり、イニシャライズ処理終了信号もHレベ
ルでイニシャライズ処理の終了を示すので、論理モジュ
ール6はAND回路で実現できる。論理モジュール6の
出力は、SDRAM1のクロックイネーブル信号入力端
子cxに入力されている。なお、このAND回路もバッ
クアップ電圧VB によりバックアップされている。
示すものである。ここでは、MPU2が出力するイニシ
ャライズ処理終了信号は、Lレベルにてイニシャライズ
処理の終了を示すものとする。よって、I/Oポート端
子pは、パワーオフ時に肯定論理であるLレベルになら
ないよう、プルアップ抵抗器7を介してHレベルの電圧
(バックアップ電圧VB )にプルアップされている。ク
ロックイネーブル信号との論理を整合させるため、イニ
シャライズ処理終了信号は、インバータ8を介して反転
されている。なお、このインバータ8もバックアップ電
圧VB によりバックアップされている。この形態は、I
/Oポート端子pがパワーオンリセット中にHレベルと
なるようなMPUに適用するとよい。
を説明する。
るように、電源監視モジュール4が電源オフをいちはや
く検出して割り込み信号(MPU2の割り込み端子iの
信号)を立ち下げる。MPU2は、割り込みにより優先
的にパワーオフ処理を開始し、そのパワーオフ処理の一
環としてイニシャライズ処理終了信号(I/Oポート端
子pの信号)を否定論理レベル(Lレベル)にする。こ
れにより、SDRAM1のクロックイネーブル信号入力
端子cxの入力はLレベルとなり、SDRAM1はセル
フリフレッシュモードに移行する。この動作は、パワー
オフによるリセット信号(リセット端子rの信号)が立
ち下がる前に終了する。MPU2が動作を停止した後
も、論理モジュール6の入力がプルダウンされているの
で、SDRAM1のクロックイネーブル信号入力端子c
xはLレベルに固定される。
るように、リセットモジュール3が一定期間のリセット
信号(リセット端子rの信号)を出力する。MPU2
は、パワーオンリセットの直後にセルフリフレッシュ解
除のコマンドを発する(MPUのハードウェアがクロッ
クイネーブル信号出力端子cをHレベルに立ち上げ
る)。この時点で、I/Oポート端子pはMPUの内部
的にはハイインピーダンスであるが、プルダウン抵抗器
5を介してLレベルにプルダウンされている。パワーオ
ンリセット後、MPU2は、ソフトウェアにより、内部
レジスタやI/Oポートの状態を設定するイニシャライ
ズ処理を行う。このイニシャライズ処理の最後にイニシ
ャライズ処理終了を示すI/Oポート端子pをHレベル
に変更する。MPU2のクロックイネーブル信号出力端
子cは既にHレベルであるから、論理積によりSDRA
M1のクロックイネーブル信号入力端子cxはHレベル
に立ち上がり、SDRAM1はセルフリフレッシュモー
ドを解除する。この時点で、MPU2はイニシャライズ
処理を終了しているので、いつでもSDRAM1に対し
てリフレッシュコマンドを発することができる。
理が終了するまで、SDRAM1はセルフリフレッシュ
モードを維持するので、SDRAM1のバックアップデ
ータを保護することができる。
る。
おけるイニシャライズ処理が終了するまで、SDRAM
にセルフリフレッシュモードが解除されなくなり、デー
タの消失が防止される。
部回路図である。
部回路図である。
信号タイミング図である。
信号タイミング図である。
Claims (3)
- 【請求項1】 データを保持するSDRAMをバッテリ
バックアップするデータ処理回路において、パワーオン
リセット直後にMPUが出力するクロックイネーブル信
号と、前記MPUにおけるイニシャライズ処理が終了し
たことを示すイニシャライズ処理終了信号とに基づき、
前記SDRAMにセルフリフレッシュ解除を指令するこ
とを特徴とするデータ処理回路。 - 【請求項2】 前記イニシャライズ処理終了信号は、パ
ワーオンリセット中にハイインピーダンスとなる前記M
PUのI/Oポート端子を否定論理レベルの電圧にプル
アップ又はプルダウンしておき、このI/Oポートより
肯定論理レベルを出力してイニシャライズ処理が終了し
たことを示すことを特徴とする請求項1記載のデータ処
理回路。 - 【請求項3】 前記MPUのクロックイネーブル信号出
力端子からのクロックイネーブル信号と前記イニシャラ
イズ処理終了信号とを論理積し、この論理積信号を前記
SDRAMのクロックイネーブル信号入力端子に与える
ことを特徴とする請求項1又は2記載のデータ処理回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32853299A JP3463242B2 (ja) | 1999-11-18 | 1999-11-18 | データ処理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32853299A JP3463242B2 (ja) | 1999-11-18 | 1999-11-18 | データ処理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001143469A JP2001143469A (ja) | 2001-05-25 |
JP3463242B2 true JP3463242B2 (ja) | 2003-11-05 |
Family
ID=18211352
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32853299A Expired - Fee Related JP3463242B2 (ja) | 1999-11-18 | 1999-11-18 | データ処理回路 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006261769A (ja) * | 2005-03-15 | 2006-09-28 | Ricoh Co Ltd | 画像処理装置、画像処理方法および画像処理プログラム |
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---|---|---|---|---|
JP4747155B2 (ja) * | 2002-10-29 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | メモリ制御システム |
-
1999
- 1999-11-18 JP JP32853299A patent/JP3463242B2/ja not_active Expired - Fee Related
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JP2006261769A (ja) * | 2005-03-15 | 2006-09-28 | Ricoh Co Ltd | 画像処理装置、画像処理方法および画像処理プログラム |
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