JPS62219710A - プログラマブルデジタル遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、デジタルデータを任意に設定した所望の時間
遅延させることができるプログラマブルデジタル遅延回
路に関するものである。

［従来の技術］ 従来から、デジタルデータを遅延させるのにあたっては
、シフトレジスタが一般に用いられている。

第３図は、このようなシフトレジスタを用いた遅延回路
の一例をデジタルデータＱｉｎの１ピツトについて示す
構成説明図である。第３図において、第１のシフトレジ
スタ１に加えられるデジタルデータＤ　ＬＴＬは、シフ
トレジスタ１内をり０ツクＯＬに応じて１ビツトずつ歩
進する。すなわち、デジタルデータＤ　＋ｎは１クロッ
ク分遅れて出力端子Ｑ１にデジタルデータＤ１として出
力され、２クロック分遅れて出力端子Ｑ２にデジタルデ
ータ０２として出力され、以下同様にｍりＯツク分遅れ
て出力端子ＱｔにデジタルデータＤｕとして出力される
。そして、第１のシフトレジスタ１の出力端子Ｑ１１Ｌ
から出力されるデジタルデータＤｍは第２のシフトレジ
スタ２にも加えられていて、第２のシフトレジスタ２の
出力端子Ｑ１からは１クロック分遅れたデジタルデータ
Ｄｉ＋＋が出力され、出力端子Ｑｍからはｍクロック分
遅れたデジタルデータＤ２ＴＩＬが出力されることにな
る。このようにｍビットのシフトレジスタをｎ段直列に
接続することにより、クロック周期を丁Ｃとすると、最
大ｍ　ｘ　ｎ　Ｘ　Ｔ　ＣＮ延時間をデジタルデータＤ
　ｔｎに与えることができる。これら各シフトレジスタ
１．２の各ビット出力データＤ　Ｉ　−０２ｍはデータ
セレクタ３に加えられ、セレクト信号３ｃに応じて所定
のビットの出力データが選択的にデータＤＩＸＩｔとし
て出力されることになる。

［発明が解決しようとする問題点］ しかし、このような従来の構成によれば、ピット数に応
じて第３図のような回路を並列に設けなければならず、
ビット数や遅延■が大きくなると回路規模は非常に大き
なものになってしまう。

また、遅延量をプログラマブルにしたい場合には、遅延
量に応じてデータセレクタ３も大規模になってしまう。

本発明は、このような点に着目してなされたものであり
、その目的は、比較的小規模の回路構成で所望の任意の
遅延時間が設定できるプロゲラ７ブルデジタル遅延回路
を提供することにある。

［問題点を解決するための手段］ このような目的を達成する本発明は、選択的にハイイン
ピーダンス出力モードが設定できるように構成されデー
タバスに接続された入力バッファと、データバスに接続
されデータバスとの間でデータのライト／リードを行う
メモリと、メモリのライトアドレスデータを発生するカ
ウンタと、ライトアドレスデータと遅延量データに基づ
いてリードアドレスデータを発生するリードアドレス発
生手段と、ライトアドレスデータとリードアドレスデー
タを入力バッファの出力モードに応じて選択的に出力す
るアドレスデータセレクタと、メモリからデータバスに
読み出されたデータをラッチするラッチとで構成された
ことを特徴とする。

［実施例］ 以下、図面を用いて本発明の実施例を詳細に説明する。

第１図は、本発明の一実施例を示す構成説明図・である
。第１図において、４はデジタルデータＤＬｎが加えら
れる入力バッファであり、データバスＤＢに接続されて
いる。この人力バッファ４としては、イネーブル端子Ｅ
Ｎに加えられるクロックＣＬに応じて選択的にハイイン
ピーダンス出力モードが設定できるように構成された例
えばトライステート形のものを用いる。、５はデータバ
スＤＢに接続されたメモリであり、ライトイネーブル端
子ＷＥに加えられるクロックＯＬに応じてデータバスＤ
Ｂとの間でデジタルデータのライト／り一部を行う。６
はライトアドレスデータＡｗを発生するカウンタであり
、本実施例ではクロック端子ＣＬに加えられるクロック
ＣＬに応じてアップカウントを行うアップカウンタを用
いる。このカウンタ６から出力されるライトアドレスデ
ータＡｗは減算器７の入力端子８ｏ”’−ａｍに加えら
れるとともにデータセレクタ８の大入力端子Ｂｏ−Ｂｔ
に加えられている。減算器７は、入力端子Ｂｏ〜Ｂｉに
加えられるライトアドレスデータＡｗから入力端子Ａｏ
＝Ａｍに加えられる遅延量データＡＤＬ＠減算してリー
ドアドレスデータＡＲを発生する。この減算器７から出
力されるリードアドレスデータＡＲはデータセレクタ８
０入力端子ＡＯ〜八正に加えられている。データセレク
タ８は、選択信号端子Ａ／Ｂに加えられるクロックＣＬ
に応じて、すなわちクロックＣＬにより設定される入力
バッファ４の出力モードに応じて、ライトアドレスデー
タＡｗまたはリードアドレスデータＡＲを選択的にメモ
リ５のアドレス端子ＡＯ〜Ａ？ｌＬにアドレスデータＡ
ｏとして出力する。９はデータバスＤＢに接続されたラ
ッチであり、メモリ５からデータバスＤＢに読み出され
るデジタルデータＤＭを遅延回路１０を介してクロック
端子ＯＬに加えられるクロックＣＬ′に応じてラッチし
、ラッチされたデジタルデータＤＭを出力データＤＯＵ
ｔとして送出する。

このように構成された装置の動作を、第２図のタイミン
グチャートを用いて説明する。

第２図において、（ａ）はクロックＣＬを示し、（ｂ）
は入力バッファ４に加えられるデジタルデータＤ　ｃｎ
を示し、（Ｃ）は入力バッファ４の出力データＤ　ｉｎ
　′を示し、（ｄ）はライトアドレスデータＡｗを示し
、（ｅ）はリードアドレスデータＡＲを示し、（ｆ）は
データセレクタ８からメモリ５に加えられるアドレスデ
ータＡｏを示し、（９）はメモリ５からデータバスＤＢ
に出力されるデジタルデータＤＭを示し、（ｈ）は遅延
回路１０を介してラッチ９に加えられるクロックＣＬ′
を示し、（ｉ）はラッチ９から出力されるデジタルデー
タＤＩＸＩｔを示している。なお、これら第２図におけ
る各信号の（）内のサフィックスは、時。

系列的な順番を表わすものであり、例えばＤ　Ｌｎ（ｋ
）はに番目の入力デジタルデータを表わしている。

入力バッファ４にはクロックＣＬに同期してデジタルデ
ータＤＬｎが取り込まれる。この人力バッファ４は、例
えばクロックＣ’ＬがＨレベルのときはハイインピーダ
ンス（Ｈｉ・２）になってデータバスＤＢにデジタルデ
ータＤ　＋ｎ−を出力せず、クロックＣＬがＬレベルの
ときは取り込んだデジタルデータＤ　ｈｎをそのままデ
ータバスＤＢにデジタルデータＤ　ｉｎ−とじて出力す
る。カウンタ６は、クロックＯＬに同期してライトアド
レスデータＡＷを出力する。ここで、本実施例では前述
のようにダウンカウンタを用いているので、Ａｗ　（ｂ
　）−１０とすると、Ａｗ　（ｋ＋＋　）＝９となり、
Ａｗ（ｋ＋ｚ）＝８となる。減算器７から出力されるリ
ードアドレスデータＡＲは％ＡＲ−ライトアドレスデー
タＡｗ−遅延量データＡＯＬとなる。

ここで、遅延量データＡＤＬをＣとすると、メモリ５の
アドレス端子Ａｏ＝Ａｗに加えられるアドレスデータＡ
ｏは、クロックＯＬがＨレベルのときはリードアドレス
データＡＲ−Ａｗ　（ｋ−１）となり、クロックＣＬが
ＬレベルのときはライトアドレスデータＡｗとなる。一
方、メモリ５は、クロックＣＬがＨレベルのときはリー
ドモードになり、Ｌレベルのときはライトモードになる
。これにより、クロックＣＬがＨレベルのときはアドレ
スＡｗ　（ｋ）番地にデジタルデータＤｔｎ（ｋ）が書
き込まれ、次にクロックＣＬがＨレベルになるとアドレ
スＡｗ　（ｋ−ｎ　）番地のデジタルデータＤＬｎ（ｋ
−ｉ）が読み出されることになり、ｅクロック前のデジ
タルデータＤ　ｒｎがＤＭとしてデータバスＤＢに出力
されることになる。そして、データバスＤＢに出力され
たデジタルデータＤＭが安定になるのに充分な時間遅延
されたクロックＣＬ′でラッチすることにより、ｅクロ
ック遅延されたデジタルデータＤ　ＬＴＬが出力デジタ
ルデータＤ　ｏｕｔとして送出されることになる。

このように構成することにより、従来のようにシフトレ
ジスタで構成する場合に比べて回路規模を大幅に縮小で
き、回路面積も小さくできてコストを下げることもでき
る。そして、メモリのアドレスを変えることによって遅
延量を制御でき、遅延量は使用しているメモリのアドレ
ス空間クロックまで１クロツクきざみにプログラマブル
に任意に設定できる。

なお、上記実施例では、ライトアドレスデータ発生手段
としてとしてアップカウンタを用いてリードアドレスデ
ータ発生手段として減算器を用いる例を示したが、ライ
トアドレスデータ発生手段としてとしてダウンカウンタ
を用いてリードアドレスデータ発生手段として加算器を
用いてもよい。

［発明の効果］ 以上説明したように、本発明によれば、比較的小規模の
回路構成で所望の任意の遅延時間が設定できるプログラ
マブルデジタル遅延回路が実現でき、実用上の効果は大
きい。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成説明図、第２０は
第１因の動作を説明するためのタイミングチャート、第
３図は従来のシフトレジスタを用いた遅延回路の一例を
示す構成説明図である。 ４・・・入力バッファ、５・・・メモリ、６・・・カウ
ンタ、７・・・減算器、８・・・データセレクタ、９・
・・ラッチ、１０・・・遅延回路。 第２図 （ｉ）Ｄｏｕｔ　　　　　　　　　　　　　　Ｄｉ　　
（１−１−１！）　　　　　　　ｒＭ　　／１−１１）
　　　　　　　Ｉ）ｉ（４＋i−１１） 第３図 、Ｓｃ

Claims (1)

【特許請求の範囲】
1. 選択的にハイインピーダンス出力モードが設定できるよ
   うに構成されデータバスに接続された入力バッファと、
   データバスに接続されデータバスとの間でデータのライ
   ト／リードを行うメモリと、メモリのライトアドレスデ
   ータを発生するカウンタと、ライトアドレスデータと遅
   延量データに基づいてリードアドレスデータを発生する
   リードアドレス発生手段と、ライトアドレスデータとリ
   ードアドレスデータを入力バッファの出力モードに応じ
   て選択的に出力するアドレスデータセレクタと、メモリ
   からデータバスに読み出されたデータをラッチするラッ
   チとで構成されたことを特徴とするプログラマブルデジ
   タル遅延回路。