JP3003328B2 - クロック信号回路 - Google Patents
クロック信号回路Info
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- JP3003328B2 JP3003328B2 JP3261556A JP26155691A JP3003328B2 JP 3003328 B2 JP3003328 B2 JP 3003328B2 JP 3261556 A JP3261556 A JP 3261556A JP 26155691 A JP26155691 A JP 26155691A JP 3003328 B2 JP3003328 B2 JP 3003328B2
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Description
【０００１】
【産業上の利用分野】本発明は、クロック信号回路に関
し、特に複数の機能ブロックに、複数のクロック信号を
供給するクロック信号選択回路に関する。
し、特に複数の機能ブロックに、複数のクロック信号を
供給するクロック信号選択回路に関する。
【０００２】
【従来の技術】マイクロコンピュータにおいては、タイ
マ／カウンタユニットや通信ユニットなど、所定のクロ
ック信号に基き動作を行う機能ブロックを有している。
前記機能ブロックは、応用範囲を広げるため、周波数の
異なる複数のクロック信号を必要としていた。
マ／カウンタユニットや通信ユニットなど、所定のクロ
ック信号に基き動作を行う機能ブロックを有している。
前記機能ブロックは、応用範囲を広げるため、周波数の
異なる複数のクロック信号を必要としていた。
【０００３】従来、この種のクロック信号選択回路は、
図５に示す回路構成となっていた。
図５に示す回路構成となっていた。
【０００４】図５において、外部より入力されるクロッ
ク信号ＣＫは、６段分周回路２９に入力される。６段分
周回路２９では、クロック信号ＣＫを分周し、各分周後
の信号が出力される。
ク信号ＣＫは、６段分周回路２９に入力される。６段分
周回路２９では、クロック信号ＣＫを分周し、各分周後
の信号が出力される。
【０００５】クロック信号ＣＫの周波数をｆｘとした
時、分周出力ａ，ｂ，ｃ，ｄ，ｅ，ｆは、それぞれｆｘ
／２，ｆｘ／４，ｆｘ／８，ｆｘ／１６，ｆｘ／３２，
ｆｘ／６４の周波数のクロック信号となる。分周出力
ａ，ｂ，ｃ，ｄ，ｅ，ｆは、クロック信号転送回路２８
より出力され機能ブロック３０、及び、機能ブロック３
３まで配線される。
時、分周出力ａ，ｂ，ｃ，ｄ，ｅ，ｆは、それぞれｆｘ
／２，ｆｘ／４，ｆｘ／８，ｆｘ／１６，ｆｘ／３２，
ｆｘ／６４の周波数のクロック信号となる。分周出力
ａ，ｂ，ｃ，ｄ，ｅ，ｆは、クロック信号転送回路２８
より出力され機能ブロック３０、及び、機能ブロック３
３まで配線される。
【０００６】モードレジスタＨ：３２は、クロック出力
ＣＫＯＵＴ１に分周出力ａ，ｂ，ｃ，ｄ，ｅ，ｆのう
ち、どれを出力するかを設定するレジスタであり、この
場合、６種類の分周出力を選択する為には、３ビットの
レジスタが必要である。セレクタＤ：３１はモードレジ
スタＨ：３２に設定されたデータに従い、分周出力ａ，
ｂ，ｃ，ｄ，ｅ，ｆのうちどれか１つを選択し、クロッ
ク出力ＣＫＯＵＴ１として出力する。表１に、モードレ
ジスタＨ：２６の設定値と、クロック出力ＣＫＯＵＴ１
に出力される分周出力の一例を示す。
ＣＫＯＵＴ１に分周出力ａ，ｂ，ｃ，ｄ，ｅ，ｆのう
ち、どれを出力するかを設定するレジスタであり、この
場合、６種類の分周出力を選択する為には、３ビットの
レジスタが必要である。セレクタＤ：３１はモードレジ
スタＨ：３２に設定されたデータに従い、分周出力ａ，
ｂ，ｃ，ｄ，ｅ，ｆのうちどれか１つを選択し、クロッ
ク出力ＣＫＯＵＴ１として出力する。表１に、モードレ
ジスタＨ：２６の設定値と、クロック出力ＣＫＯＵＴ１
に出力される分周出力の一例を示す。
【０００７】
【０００８】この例では、モードレジスタＨ：２６に
“１０１”を設定した時クロック出力ＣＫＯＵＴ１に
は、分周出力ｄが出力される。
“１０１”を設定した時クロック出力ＣＫＯＵＴ１に
は、分周出力ｄが出力される。
【０００９】同様に、ＣＫＯＵＴ２は、モードレジスタ
Ｉにおいて設定された値に従い、分周出力ａ，ｂ，ｃ，
ｄ，ｅ，ｆのどれかが出力される。
Ｉにおいて設定された値に従い、分周出力ａ，ｂ，ｃ，
ｄ，ｅ，ｆのどれかが出力される。
【００１０】図６は、図５のセレクタＤ：３１の回路例
である。この場合、６種類の信号の中から１つだけ選択
して出力するため、６つのＡＮＤゲート３９〜４４と、
３つのＯＲゲート３６〜３８で構成される。
である。この場合、６種類の信号の中から１つだけ選択
して出力するため、６つのＡＮＤゲート３９〜４４と、
３つのＯＲゲート３６〜３８で構成される。
【００１１】モードレジスタＨ：４８に“１０１”を設
定した時、ＡＮＤゲート４１が選ばれ分周出力ｄがＡＮ
Ｄゲート４１，ＯＲゲート３７，３６を通りＣＫＯＵＴ
１に出力される。
定した時、ＡＮＤゲート４１が選ばれ分周出力ｄがＡＮ
Ｄゲート４１，ＯＲゲート３７，３６を通りＣＫＯＵＴ
１に出力される。
【００１２】図７に、動作タイミングチャート例を示
す。このタイミングチャートは、クロック出力ＣＫＯＵ
Ｔ１に分周出力ｄを、クロック出力ＣＫＯＵＴ２に分周
出力ｅを選択して出力する場合の動作例である。
す。このタイミングチャートは、クロック出力ＣＫＯＵ
Ｔ１に分周出力ｄを、クロック出力ＣＫＯＵＴ２に分周
出力ｅを選択して出力する場合の動作例である。
【００１３】
【課題を解決するための手段】 本発明のクロック信号
回路は、クロック信号を入力して複数の分周信号を生成
する分周回路と、モードレジスタと、モードレジスタ及
び分周回路に接続された第１のセレクタとを備えるクロ
ック信号回路であって、複数の分周信号のうちの第1の
分周信号グループの信号に応答して複数の分周信号のう
ち第1の分周信号グループとは異なる第２の分周信号グ
ループの信号をその出力端に時分割クロック信号として
時分割に出力する第２のセレクタを更に備え、第１のセ
レクタは、時分割クロック信号を受け、第１の分周信号
グループ及びモードレジスタに設定されたデータに基づ
き生成されるラッチクロック信号に応答して出力端に出
力された時分割クロック信号の信号値をラッチするラッ
チ回路を備えることを特徴とする。
回路は、クロック信号を入力して複数の分周信号を生成
する分周回路と、モードレジスタと、モードレジスタ及
び分周回路に接続された第１のセレクタとを備えるクロ
ック信号回路であって、複数の分周信号のうちの第1の
分周信号グループの信号に応答して複数の分周信号のう
ち第1の分周信号グループとは異なる第２の分周信号グ
ループの信号をその出力端に時分割クロック信号として
時分割に出力する第２のセレクタを更に備え、第１のセ
レクタは、時分割クロック信号を受け、第１の分周信号
グループ及びモードレジスタに設定されたデータに基づ
き生成されるラッチクロック信号に応答して出力端に出
力された時分割クロック信号の信号値をラッチするラッ
チ回路を備えることを特徴とする。
【００１４】
【００１５】好ましくは、さらに、前記タイミング信号
によるタイミングのうち１つのタイミングを指定する第
１の記憶回路と、該記憶回路により指定されたタイミン
グに同期して、前記クロック信号発生回路からの時分割
分周信号を記憶する第２の記憶回路とを備えている。
によるタイミングのうち１つのタイミングを指定する第
１の記憶回路と、該記憶回路により指定されたタイミン
グに同期して、前記クロック信号発生回路からの時分割
分周信号を記憶する第２の記憶回路とを備えている。
【００１６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１７】図１は本発明の一実施例の回路構成図であ
る。外部より入力されるクロック信号ＣＫは、６段分周
回路１に入力される。６段分周回路１の動作は、前述し
た従来例と同じであり、クロック信号ＣＫの周波数をｆ
ｘとした時、分周出力ａ，ｂ，ｃ，ｄ，ｅ，ｆの周波数
はそれぞれ、ｆｘ／２，ｆｘ／４，ｆｘ／８，ｆｘ／１
６，ｆｘ／３２，ｆｘ／６４である。分周出力ａ，ｂ，
ｃ，ｄ，ｅ，ｆはセレクタＡ：３に入力される。
る。外部より入力されるクロック信号ＣＫは、６段分周
回路１に入力される。６段分周回路１の動作は、前述し
た従来例と同じであり、クロック信号ＣＫの周波数をｆ
ｘとした時、分周出力ａ，ｂ，ｃ，ｄ，ｅ，ｆの周波数
はそれぞれ、ｆｘ／２，ｆｘ／４，ｆｘ／８，ｆｘ／１
６，ｆｘ／３２，ｆｘ／６４である。分周出力ａ，ｂ，
ｃ，ｄ，ｅ，ｆはセレクタＡ：３に入力される。
【００１８】セレクタＡ：３は選択信号を分周出力ａ，
ｂとし、分周出力ａ，ｂの値により、分周出力ｃ，ｄ，
ｅ，ｆのうちどれか１つを選択し、時分割クロック信号
ｇに出力する。表２に分周出力ａ，ｂの値と時分割クロ
ック信号ｇに出力される分周出力の一例を示す。この例
では分周出力ａ，ｂの値が“１”，“０”の時、時分割
クロック信号ｇには、分周出力ｄが出力される。
ｂとし、分周出力ａ，ｂの値により、分周出力ｃ，ｄ，
ｅ，ｆのうちどれか１つを選択し、時分割クロック信号
ｇに出力する。表２に分周出力ａ，ｂの値と時分割クロ
ック信号ｇに出力される分周出力の一例を示す。この例
では分周出力ａ，ｂの値が“１”，“０”の時、時分割
クロック信号ｇには、分周出力ｄが出力される。
【００１９】
【００２０】分周出力ａ，ｂと、時分割クロック信号ｇ
は、クロック信号発生回路１より出力され、機能ブロッ
ク４，７に配線される。
は、クロック信号発生回路１より出力され、機能ブロッ
ク４，７に配線される。
【００２１】モードレジスタＨ：６は、クロック出力Ｃ
ＫＯＵＴ１に分周出力ａ，ｂ，ｃ，ｄ，ｅ，ｆのうち、
どれを出力するかを設定するレジスタであり、この場合
６種類の分周出力を選択する為に、３ビットのレジスタ
が必要である。
ＫＯＵＴ１に分周出力ａ，ｂ，ｃ，ｄ，ｅ，ｆのうち、
どれを出力するかを設定するレジスタであり、この場合
６種類の分周出力を選択する為に、３ビットのレジスタ
が必要である。
【００２２】セレクタＢ：５はモードレジスタＨ：６に
設定されたデータに従い、分周出力ａ，ｂ，ｃ，ｄ，
ｅ，ｆのうちどれか１つを選択し、クロック出力ＣＫＯ
ＵＴ１として出力する。表１に、モードレジスタＨ：６
の設定値と、クロック出力ＣＫＯＵＴ１に出力される分
周出力の一例を示す。この例では、モードレジスタＨ：
６に“１０１”を設定した時、クロック出力ＣＫＯＵＴ
１には、分周出力ｄが出力される。
設定されたデータに従い、分周出力ａ，ｂ，ｃ，ｄ，
ｅ，ｆのうちどれか１つを選択し、クロック出力ＣＫＯ
ＵＴ１として出力する。表１に、モードレジスタＨ：６
の設定値と、クロック出力ＣＫＯＵＴ１に出力される分
周出力の一例を示す。この例では、モードレジスタＨ：
６に“１０１”を設定した時、クロック出力ＣＫＯＵＴ
１には、分周出力ｄが出力される。
【００２３】同様に、ＣＫＯＵＴ２は、モードレジスタ
Ｉ：９において設定された値に従い、分周出力ａ，ｂ，
ｃ，ｄ，ｅ，ｆのうちのどれか１つが出力される。
Ｉ：９において設定された値に従い、分周出力ａ，ｂ，
ｃ，ｄ，ｅ，ｆのうちのどれか１つが出力される。
【００２４】図２は、図１のセレクタＡ：３の回路例で
ある。分周出力ａ，ｂの値が“０，０”の時は、分周出
力ｃが選択され、分周出力ｃの信号値がＡＮＤゲート１
２とＯＲゲート１６を通り時分割クロック信号ｇに出力
される。同様に分周出力ａ，ｂの値が“０，１”，
“１，０”，“１，１”の時、それぞれ分周出力ｄ，
ｅ，ｆが選択されＡＮＤゲート１３，１４，１５とＯＲ
ゲート１６を通り分周出力ｄ，ｅ，ｆの信号値が時分割
クロック信号ｇに出力される。
ある。分周出力ａ，ｂの値が“０，０”の時は、分周出
力ｃが選択され、分周出力ｃの信号値がＡＮＤゲート１
２とＯＲゲート１６を通り時分割クロック信号ｇに出力
される。同様に分周出力ａ，ｂの値が“０，１”，
“１，０”，“１，１”の時、それぞれ分周出力ｄ，
ｅ，ｆが選択されＡＮＤゲート１３，１４，１５とＯＲ
ゲート１６を通り分周出力ｄ，ｅ，ｆの信号値が時分割
クロック信号ｇに出力される。
【００２５】図４に、前述の実施例回路の動作タイミン
グチャートを示す。
グチャートを示す。
【００２６】図３は、図１のセレクタＢ：５の回路例で
ある。
ある。
【００２７】モードレジスタＨ：２７の設定値が“００
０”の時は、分周出力ａが選択され、分周出力ａの信号
値が、ＡＮＤゲート２３とＯＲゲート２２を通り、ＣＫ
ＯＵＴ１に出力される。同様に、モードレジスタＨ：２
７の設定値が“００１”の時は、分周出力ｂが選択さ
れ、分周信号ｂの信号値が、ＡＮＤゲート２４とＯＲゲ
ート２２を通りＣＫＯＵＴ１に出力される。
０”の時は、分周出力ａが選択され、分周出力ａの信号
値が、ＡＮＤゲート２３とＯＲゲート２２を通り、ＣＫ
ＯＵＴ１に出力される。同様に、モードレジスタＨ：２
７の設定値が“００１”の時は、分周出力ｂが選択さ
れ、分周信号ｂの信号値が、ＡＮＤゲート２４とＯＲゲ
ート２２を通りＣＫＯＵＴ１に出力される。
【００２８】モードレジスタＨ：２７の設定値が“１０
１”の時は分周出力ｄが選択される。分周出力ａ，ｂの
信号値が“１，０”の時、ＥＸＮＯＲ１９，２０はそれ
ぞれ“１”になりＡＮＤゲート１８の出力値が“１”に
なる。ＡＮＤゲート１８の出力信号はラッチ１７のラッ
チクロック信号ｈとなっているので、ラッチ１７は、時
分割クロック信号ｇの信号値を取り込む。分周出力ａ，
ｂの信号値が“１，０”より変化すると、ラッチクロッ
ク信号ｈの信号値が“０”になりラッチ１７は保持状態
となる。この時、保持している信号値は、分周出力ｄの
信号値であり、ラッチ１７より、ＡＮＤゲート２１とＯ
Ｒゲート２２を通りＣＫＯＵＴ１に分周出力ｄの信号値
が出力される。図４に、前述した動作のタイミングチャ
ートを示す。
１”の時は分周出力ｄが選択される。分周出力ａ，ｂの
信号値が“１，０”の時、ＥＸＮＯＲ１９，２０はそれ
ぞれ“１”になりＡＮＤゲート１８の出力値が“１”に
なる。ＡＮＤゲート１８の出力信号はラッチ１７のラッ
チクロック信号ｈとなっているので、ラッチ１７は、時
分割クロック信号ｇの信号値を取り込む。分周出力ａ，
ｂの信号値が“１，０”より変化すると、ラッチクロッ
ク信号ｈの信号値が“０”になりラッチ１７は保持状態
となる。この時、保持している信号値は、分周出力ｄの
信号値であり、ラッチ１７より、ＡＮＤゲート２１とＯ
Ｒゲート２２を通りＣＫＯＵＴ１に分周出力ｄの信号値
が出力される。図４に、前述した動作のタイミングチャ
ートを示す。
【００２９】ＣＫＯＵＴ１は、分周出力ｄに対して位相
がずれるが、周波数（周期）としては、同じクロック信
号となる。
がずれるが、周波数（周期）としては、同じクロック信
号となる。
【００３０】
【発明の効果】以上説明したように本発明は、分周出力
信号を時分割で転送する事により、従来より少ない配線
数で各機能ブロックに分周出力信号を供給できるので、
ＬＳＩ化した時に、配線面積を少なくでき、チップ面積
を小さくできる効果がある。
信号を時分割で転送する事により、従来より少ない配線
数で各機能ブロックに分周出力信号を供給できるので、
ＬＳＩ化した時に、配線面積を少なくでき、チップ面積
を小さくできる効果がある。
【００３１】本実施例では、６本のクロック出力を３本
の信号線で転送するクロック信号転送回路の例で説明を
行ったが、クロック出力の本数が多い場合ほど、この効
果は顕著である。
の信号線で転送するクロック信号転送回路の例で説明を
行ったが、クロック出力の本数が多い場合ほど、この効
果は顕著である。
【００３２】表３に、従来のクロック出力配線数と、本
発明を実施した場合の配線数例の対応表を示す。ｎを２
以上の整数とした場合、従来のｎ＋２n-1 本からｎ＋２
n 本の配線は本発明を用いる事によりｎ＋１本の配線数
で配線できる。
発明を実施した場合の配線数例の対応表を示す。ｎを２
以上の整数とした場合、従来のｎ＋２n-1 本からｎ＋２
n 本の配線は本発明を用いる事によりｎ＋１本の配線数
で配線できる。
【００３３】
【図１】本発明のクロック信号選択回路の回路構成図。
【図２】図１のセレクタＡ：３の回路構成図。
【図３】図１のセレクタＢ：５の回路構成図。
【図４】図１，図３の動作タイミングチャートの一例。
【図５】従来のクロック信号選択回路の回路構成図。
【図６】図５のセレクタＤ：３１の回路構成図。
【図７】図５の動作タイミングチャートの一例。
１，２８ クロック信号発生回路 ２，２９ ６段分周回路 ３，５，８，３１，３４ セレクタ回路 ４，７，３０，３３ 機能ブロック ６，９，２７，３２，３５，４８ モードレジスタ １０，１１，２５，２６，４５，４６，４７ インバ
ータ １２，１３，１４，１５，１８，２１，２３，２４，３
９，４０，４１，４２，４３，４４ ＡＮＤゲート １６，２２，３６，３７，３８ ＯＲゲート １７ ラッチ回路 １９，２０ ＥＸＮＯＲゲート
ータ １２，１３，１４，１５，１８，２１，２３，２４，３
９，４０，４１，４２，４３，４４ ＡＮＤゲート １６，２２，３６，３７，３８ ＯＲゲート １７ ラッチ回路 １９，２０ ＥＸＮＯＲゲート
Claims (3)
- 【請求項１】 クロック信号を入力して複数の分周信号
を生成する分周回路と、モードレジスタと、前記モード
レジスタ及び前記分周回路に接続された第１のセレクタ
とを備えるクロック信号回路であって、前記複数の分周
信号のうちの第1の分周信号グループの信号に応答して
前記複数の分周信号のうち前記第1の分周信号グループ
とは異なる第２の分周信号グループの信号をその出力端
に時分割クロック信号として時分割に出力する第２のセ
レクタを更に備え、前記第１のセレクタは、前記時分割
クロック信号を受け、前記第１の分周信号グループ及び
前記モードレジスタに設定されたデータに基づき生成さ
れるラッチクロック信号に応答して前記出力端に出力さ
れた前記時分割クロック信号の信号値をラッチするラッ
チ回路を備えることを特徴とするクロック信号回路。 - 【請求項２】 前記モードレジスタは第１及び第２のデ
ータビットを備え、前記第１のセレクタは、前記ラッチ
回路にてラッチされた信号値、前記第１の分周信号グル
ープの信号を受け、前記第１のデータビットの値が第１
の論理値を示すとき前記ラッチされた信号値の出力を禁
止し前記第２のデータビットの値に応答して前記第１の
分周信号グループのうちの一つの信号を出力し、前記第
１のデータビットの値が第２の論理値を示すとき前記第
１の分周信号グループの信号の出力を禁止し前記ラッチ
された信号値を出力する論理ゲートを備えることを特徴
とする請求項１記載のクロック信号回路。 - 【請求項３】 前記第１の分周グループは第１及び第２
の分周信号を備え、前記モードレジスタは第１、第２、
及び第３のビットを備え、前記第１のセレクタは、前記
第２及び第３のビット並びに前記第１及び第２の分周信
号に応答して所定の期間アクティブな前記ラッチクロッ
ク信号を生成する第１の論理回路と、前記第１の分周信
号、前記第１のビットに格納されたデータの反転値、及
び第３のビットに格納されたデータの反転値を受ける第
１のＡＮＤゲートと、前記第２の分周信号、前記第１の
ビットに格納されたデータの反転値、及び前記第３のビ
ットに格納されたデータを受ける第２のＡＮＤゲート
と、前記ラッチ回路にてラッチされた信号値及び前記第
１のビットに格納されたデータを受ける第３のＡＮＤゲ
ートと、前記第１、第２及び第３のＡＮＤゲートの出力
を受けるＯＲゲートとを更に備えることを特徴とする請
求項１記載のクロック信号回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261556A JP3003328B2 (ja) | 1991-10-09 | 1991-10-09 | クロック信号回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261556A JP3003328B2 (ja) | 1991-10-09 | 1991-10-09 | クロック信号回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05100767A JPH05100767A (ja) | 1993-04-23 |
| JP3003328B2 true JP3003328B2 (ja) | 2000-01-24 |
Family
ID=17363541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3261556A Expired - Fee Related JP3003328B2 (ja) | 1991-10-09 | 1991-10-09 | クロック信号回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3003328B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5613605B2 (ja) * | 2011-03-28 | 2014-10-29 | ルネサスエレクトロニクス株式会社 | クロック生成回路、それを用いたプロセッサシステム、及びクロック周波数制御方法 |
-
1991
- 1991-10-09 JP JP3261556A patent/JP3003328B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05100767A (ja) | 1993-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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