JPH0393090A - ビデオメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビデオメモリに関する。

〔従来の技術〕

第１０図は、従来のビデオメモリの基本的な一例を示す
図であって、１は集積したビデオメモリ、２はデータ入
力端子、３はデータ出力端子、４はデータ入力のための
書き込みクロック入力端子、５は書き込みアドレスの設
定タイミングを制御する書き込みアドレス設定信号入力
端子、６は読み出しアドレスの設定タイミングを制御す
る読み出しアドレス設定信号入力端子、７はデータ出力
を制御する読み出しクロック入力端子、８は直列に入力
されたｍビット（ｍは整数）のデータを並列データに変
換するためのシリアル−パラレル変換回路、９は入力バ
ッファレジスタ回路、１０はダイナミック型のメモリセ
ルアレイ、１１は出力バッファレジスタ回路，１２は入
力されたｍビットの直列データがシリアル−パラレル変
換回路８によって変換された並列データを入力された直
列データに戻すパラレル−シリアル変換回路、ｌ３はビ
デオメモリ１のデータ転送のタイミングを制御するコン
トロール回路，１４は書き込みアドレスを任意に入力す
るアドレス入力端子、１５は読み出しアドレスを任意に
入力する端子である。

ビデオメモリ１がこの様な構或になっている理由の一つ
は、ビデオ信号のデータの周期がＤＲＡＭのサイクル時
間に比べて短いためである。

つまり、入力でシリアル−パラレル変換８、出力でパラ
レル−シリアル変換１２を行い、メモリセルアレイ１０
へのアクセスをｍビットにまとめて行うことによりＤＲ
ＡＭへのアクセスはｍ倍の周期に対応している。

もう一つの理由は、通常のＤＲＡＭが書き込み、読み出
しを同時に行えないのに対し、ビデオ信号処理では入出
力同時処理が必要なためである。

また、ＤＲＡＭではりフレシュを行う必要がある。従っ
て、メモリセルアレイ↓Ｏは読み出し、書き込み、リフ
レシュの各サイクルをｍビットのデータを入出力する毎
に行う必要がある．データの並列数ｍはその３つのサイ
クルを行うのに充分な数にしておく。

また、それぞれのサイクルを時分割で行えるようにメモ
リセルアレイ１０の入出力にバッファ９，１１を設け、
データを一時保存することにより同時入出力を可能にし
ている。

この種のビデオメモリとして、例えば日経エレクトロニ
クス「フィールドメモリ専用ＬＭチップ，ＶＴＲ／テレ
ビに向け一挙に出そろうＪ　１９８７年５月１８日号，
ｐｌ４７〜１６２に記載されているものが挙げられる。

〔発明が解決しようとする課題〕

上記従来技術においては、以下の問題がある。

第１１図は第１０図のビデオメモリの動作に一例を示す
タイミングチャートである． Ａは読み出しアドレスの設定信号で、この信号の立ち下
がりで読み出しアドレスが新規に設定される． Ｂはメモリセルアレイエ０が何のサイクルを実行してい
るかを示し、Ｒは読み出し、Ｗは書き込み、Ｒｆはリフ
レシュのサイクルを示す。

Ｃは出力バッファレジスタ回路１１のデータの内容、Ｄ
は出力バッファレジスタ回路１１のデータをパラレル−
シリアル変換回路１２へ転送する信号で、立ち上がりの
タイミングで転送する。

Ｅはパラレル−シリアル変換回路ｌ２の出力、つまりデ
ータ出力である． パラレル−シリアル変換回路１２では読み出しクロック
（図示せず）に同期してｌビットずつデータを出力し、
！ｎビットまで出力した後、時刻ｔエで出力バッファレ
ジスタ回路ｌ１に保持されている（Ｋ−１）番地のデー
タをパラレル−シリアル変換回ｆｌ１２へ転送する。

データの転送が終ると、時刻ｔ２から読み出しサイクル
が始まり，（Ｋ）番地のデータを読み出し、時刻ｔ，で
読み出しを終了すると共に出力バッファレジスタ回路１
１に保持しておく。

次に，時刻ｔ４でアドレス設定信号が入り、読み出しア
ドレスを新規アドレス（Ｏ番地）にする．この時，メモ
リセルアレイ１０でＷサイクルを実行しているのでＷサ
イクルが終了した後、即ち時刻ｔ，から０番地の読み出
しが行われ、時刻１，で出力バッファレジスタ回路ｌ１
に転送される。

その後、時刻ｔ．でパラレル−シリアル変換回路１２へ
転送し、出力される。

ここで、時刻ｔ４で読み出しアドレスのリセット命令が
入ってから時刻ｔ．でデータ出力が得られるまでの時間
は，メモリのサイクルのマージン（アドレス設定入力が
入ってからメモリセルアレイ１０が読み出しを行い、出
力バッファレジスタ回路１１で新しい番地から読み出し
たデータを保持するまでの時間）が必要であること，及
びリセット後新データが得られるまでの時間が一定でな
いと使いにくいことから、シリアル−パラレル変換のビ
ット数と同じｍクロック分としてある．しかし、ビデオ
メモリの使用者側から見ると、アドレス設定信号が入力
されてからｍビット目に出力されるよりも、設定信号の
入力された直後に出力されたほうが便利で使い勝手が良
い。

即ち、アドレスリセット後において新アドレスのデータ
が出力されるまでに数十クロック分の時かの遅れが生じ
てしまうという問題があった。

本発明は、アドレスリセット直後に新アドレスのデータ
出力が可能なビデオメモリを提供することを目的とする
。

〔課題を解決するための手段〕

上記目的は、直列データを入力し、ｍビットの並列デー
タを出力する第１のシリアル−パラレル変換回路と、直
列データを入力し、ｍビッ１への並列データを出力する
第２のシリアル−パラレル変換回路と、第１のシリアル
−パラレル変換回路の出力を保持する入力バッファレジ
スタと、第２のシリアル−パラレル変換回路の出力を保
持し、直列データを出力するリセットアドレスデータバ
ッファレジスタと、入力バッファレジスタの出力データ
を記憶するダイナミック型のメモリセルアレイと、メモ
リセルアレイから読み出したデータを保持する出力バッ
ファレジスタと、出力バッファレジスタから転送された
ｍビットのデータを入力し，直列に出力するパラレル−
シリアル変換回路と、リセットアドレスデータバッファ
レジスタの出力データとパラレル−シリアル変換回路の
出力の一方を選択して出力する出力データ切り替えスイ
ッチと、書き込みアドレスを与える書き込みアドレス発
生回路と、読み出しアドレスを与える読み出しアドレス
発生回路と、メモリセルアレイに与えるアドレスを書き
込みアドレスか，読み出しアドレスかを選択するアドレ
ス選択スイッチと，書き込みの要求タイミングを発生す
る書き込み力ウンタと，読み出し要求と書き込み要求が
時間軸上で同時に発生した場合、読み出し要求を優先し
て出力する優先順位回路とで構成し、書き込みの制御信
号が第１の状態から第２の状態に変化したときから第２
のシリアル−パラレル変換回路に１ビットずつｍビット
の直列データを取り込み、リセットアドレスデータバッ
ファレジスタに保持しておくと共に書き込みアドレス発
生回路をリセッ１でる・ また，（ｍ＋１）ビット目以降のデータは第ｌのシリア
ル−パラレル変換回路に取り込み、ｍビット取り込む毎
に入力バッファレジスタ回路を介してメモリセルアレイ
に順次書き込む様に制御し、読み出しの制御信号が第１
の状態から第２の状態に変化したときから出力データ切
り替えスイッチを介してリセットアドレスデータバッフ
ァレジスタからデータを１ビットずつ出力すると共に読
み出しアドレス発生回路をリセットし、リセットアドレ
スのメモリセルから出力バッファレジスタを介してパラ
レル−シリアル変換回路にデータを保持しておく。リセ
ットアドレスデータバッファレジスタのｍビットのデー
タを読み出し終えたところで、出力データ切り替えスイ
ッチを介してパラレル−シリアル変換回路からデータを
出力し、以後メモリセルアレイに書き込まれた順に読み
出したデータをパラレル−シリアル変換回路から出力す
る様に制御することにより達成される。

〔作用〕

冫、書き込みの制御信号が第１の状態にある時、入力デ
ータは１ビットずつ第１のシリアル−パラレル変換回路
に入力されると共に書き込みカウンタでカウントを行い
、第１のシリアル−パラレル変換回路に取り込まれたデ
ータがｍビットとなった時に書き込みカウンタから書き
込みの要求を出力すると同時にｍビットのデータを入力
バソファレジスタに転送した後、書き込みアドレス発生
回路が発生する番地のメモリセルアレイへ書き込み，こ
の動作が繰り返し行われ順次書き込まれていく．書き込
みの制御信号が第１の状態から第２の状態に変化した時
、書き込みカウンタ及び書き込みアドレス発生回路をリ
セットすると共に第２のシリアル−パラレル変換回路に
１ビットずつデータを取り込み、ｍビット目のデータを
取り込むとリセットアドレスデータバッファに転送する
。

以降、（ｍ＋１）ビット目のデータから再び第１のシリ
アル−パラレル変換回路に取り込まれ，ｍビット単位に
入力バッファレジスタを介してメモリセルアレイの最初
の番地から順次書き込まれていく。

また、読み出しの制御信号が第ｌの状態にある時、読み
出しアドレス発生回路が発生する番地から読み出したｍ
ビットのデータを出力バッファレジスタを介してパラレ
ル−シリアル変換回路に取り込まれ、出力データ切り替
えスイッチを介して１ビットずつ出力される。また、読
み出しカウンタはパラレル−シリアル変換回路のｍビッ
トのデータ全てが出力されるとメモリセルアレイに対し
読み出し要求を出力する様に動作する。

次に、読み出しの制御信号が第１の状態から第２の状態
に変化した時、読み出しカウンタをリセッ１へすると同
時に出力データ切り替えスイッチでリセットアドレスデ
ータバソファ出力を選択する様にし、リセットアドレス
データバッファからｌビットずつデータを出力すーる。

また，読み出し制御信号が第１の状態から第２の状態に
変化すると同時に読み出しアドレス発生回路もリセット
し、メモリセルアレイに対して読み出しの要求を出力し
、最初のアドレスのｍビットデータを出力バッファレジ
スタに保持しておく。

次に、リセットアドレスデータバソファのｍビットの出
力が終ると出力データ切り替えスイッチをパラレル−シ
リアル変換回路出力を選択すると共に出力バッファレジ
スタからｍビットのデータを転送し、１ビットずつ出力
する． 以後、読み出しアドレス発生回路が発生する番地に従っ
てメモリセルアレイから順次ｍビット毎に読み出されて
いく。

以上の様に動作するため，読み出しの制御信号が第１の
状態から第２の状態に変化した直後から最初のデータを
出力し、以後書き込んだ順にデータ出力ができるように
なり，読み出しリセットからデータが出力されるまでの
時間遅れをなくすことができる． 〔実施例〕 以下、本発明の実施例を図面を用いて説明する。

第１図は本発明によるビデオメモリの第一の実施例を示
す構或図であって、１はＩＣ化（集積回路化）されたビ
デオメモリ、２は書き込みデータの入力端子、３は読み
出しデータの出力端子、４は書き込みクロック入力端子
、７は読み出しクロック入力端子、２６は書き込みアド
レスをＯ番地に設定するための書き込みアドレスリセッ
ト入力端子、２７は読み出しアドレスをＯ番地に設定す
るための読み出しアドレスリセット入力端子、工７は書
き込みアドレスを自動的にインクリメントして順次発生
するライトアドレス発生回路、２２は読み出しアドレス
を自動的にインクリメントして順次発生するリードアド
レス発生回路、１８は書き込みの直列データの入力タイ
ミングを出力するライトクロックゲート回路、２１は読
み出しの直列データの出力タイミングを出力するリード
クロックゲート回路，１９はメモリセルアレイ１０への
書き込み要求のタイミングを発生するライトカウンタ，
２０はメモリセルアレイ１０のデータの読み出し要求の
タイミングを発生するりードカウンタ、４５は書き込み
制御手段，４６は読み出し制御手段、２３はメモリセル
アレイ１０への読み出し要求と書き込み要求が時間軸上
で同時に発生した場合に、読み出し要求信号を優先して
出力する優先順位回路、２４はメモリセルアレイ１０の
アドレスが読み出しか書き込みかを選択するためのアド
レス選択スイッチ、８ａは書き込みデータを直列に入力
し，ｍビットの並列データとして出力するｍビットのシ
フトレジスタで構威される第１シリアル−パラレル変換
回路、８ｂは書き込みアドレスリセット信号が入力され
た場合、書き込みデータを直列に入力し、ｍビットの並
列データとして出力するｍビットのシフトレジスタで構
或される第２シリアル−パラレル変換回路、９は第１シ
リアル−パラレル変換回路８ａの出力データを保持する
入力バッファレジスタ、１１はメモリセルアレイ１０か
ら読み出したデータを保持する出力バッファレジスタ，
１２はｍビットの並列データを出力バッファレジスタ１
１から取り込み、制御信号により直列に出力するｍビッ
トのシフトレジスタで構成されるパラレル−シリアル変
換回路，１６は第２シリアル−パラレル変換回路８ｂの
出力データを保持し、読み出しアドレス水セット入力信
号が入力された時、直列データを出力するリセットアド
レスデータバッファレジスタ、２５はパラレル−シリア
ル変換回路１２の出力データとリセットアドレスデータ
バッファレジスタ１６の出力データとのどちらか一方を
選択し、出力する出力切り替えスイッチである。

次に、第２図を用いて動作の説明をする。

第２図は第１図の動作の一例を示すタイミングチャート
であって、Ａは書き込みアドレスのリセット信号、Ｂは
読み出しアドレスのリセット信号，Ｃ１は第１シリアル
−パラレル変換回路８ａへの入力データ、Ｃ２は第２シ
リアル−パラレル変換回路８ｂへの入力．データ、Ｄは
ライトカウンタ１９のカウント値、Ｅ１は入力バッファ
レジスタ９のデータ取り込み信号，Ｅ２はリセットアド
レスデータバッファレジスタ１６のデータ取り込み信号
，Ｆは入力バッファレジスタ９のデータの内容、Ｇはリ
セットアドレスデータバッファレジスタｌ６のデータの
内容，Ｈはリセットアドレスデータバッファレジスタ１
６の出力データ、■はパラレル−シリアル変換回路１２
の出力データ、Ｊは出力切り替えスイッチ２５の選択信
号、Ｋはデータ出力端子３に出力されるデータである．
第１図，２図を用いて書き込み動作の説明をする。

時刻ｔエで第１シリアル−パラレル変換器８ａにｍビッ
トのデータを入力すると、ライトカウンタ１９による入
力バッファレジスタ９への取り込み信号Ｅ１が発生し、
ｍビットの並列データとして入力バッファレジスタ９へ
保持され、その後メモリセルアレイ１０のＫ番地（Ｋは
整数）に書き込まれる。

時刻ｔ２で書き込みアドレスリセット信号が立ち下がり
、アドレスがリセットされると共に、ライトカウンタ１
９はリセットされ、第２シリアル−パラレル変換回路８
ｂは入力データを取り込み始めると同時にメモリセルア
レイ１０の１番地の書き込み要求を出力する。

時刻ｔ，でライトカウンタ１９の値はｍを示し、リセッ
トアドレスデータバッファレジスタ１６にデータを転送
する。

次に、時刻ｔ３以降入力データは、第１シリアル−パラ
レル変換回路８ａへ入力され、時刻ｔ６にｍビット入力
されると入力バッファレジスタ９へのデータ取り込み信
号Ｅ１が出力され、入力バッファレジスタ９へ転送され
、メモリセルアレイ１０のｌ番地へ書き込まれる． 以後、ｍビットのデータが第１シリアル−パラレル変換
回路８ａへ取り込まれる毎に入力バッファレジスタ９を
介してメモリセルアレイ１０に順番に書き込まれていく
。

次に、読み出し動作の説明をする。

時刻ｔ４で読み出しアドレスリセット信号が立ち下がる
と出力切り替えスイッチ２５は、出力データ選択信号Ｊ
を″高レベル（Ｈ）′″とすることによりリセットアド
レスデータバッファレジスタ１６のデータが選択される
と同時にリセットアドレスデータバッファレジスタｌ６
はデータを１ビットずつシフトしながら出力する。

また、読み出しアドレスリセットが入力された時に，メ
モリセルアレイ１０からの１番地のデータの読み出し要
求を出し、リセット後、ｍクロツク後までに出力バッフ
ァレジスタ１１を介してパラレル−シリアル変換回路１
２へ読み出しておく．その後，時刻ｔ，でＯ番地のアド
レスデータ（リセットアドレスデータバッファレジスタ
１６のデータ）はｍビットの出力を完了すると、連続し
た１番地のデータは出力データ選択信号ＪをｌｊＬ”と
することにより，出力切り替えスイッチ２５でバラレル
ーシリアル変換回路１２の出力を選択して出力される。

以後、書き込んだ順番にｍビット毎にメモリセルアレイ
１０から読み出され、出力バッファレジスタ１ｌを介し
てパラレル−シリアル変換回路１２から出力される． 以上，説明したように本実施例において読み出しアドレ
スリセット直後のＯ番地アドレスのデータ出力が可能と
なる． 第３図は第１図の入力バッファレジスタ９及びリセット
アドレスデータバツファレジスタｌ６へのデータ取り込
みタイミングを発生するためのライトカウンタ１９の一
実施例を示す図であって、３０ａから３０ｅはリセッ１
〜入力の機能を有する２進カウンタ（以下．ＢＣと記す
）、３１はクリア入力付きＤフリツプフロツプ（以下、
ＤＦＦと記す）、３２ａ，３２ｂはインバータ回路、３
３ａ，３３ｂはＡＮＤ回路．３４ａ，３４ｂは電源回路
である。

第４図は第３図の動作を示すタイミングチャートであっ
て、上記ｍの値を３２としている。ここで．　Ｗｒｓｑ
　Ｉは入力バッファレジスタ９が第１シリアル−パラレ
ル変換回路８ａのデータを取り込むためのタイミング信
号で、Ｗｒｅｑ　ｎはリセツ１〜アドレスデータバッフ
ァレジスタ１６が第２シリアル−パラレル変換回路８ｂ
のデータを取り込むためのタイミング信号を表わす。

書き込みアドレスリセット信号が入力されていない時，
ＢＣ３０ｅのＣＯ出力はカウンタが３２を数えた時点（
時刻ｔエ及びｔｚ）からエクロツク分ＩＩ　Ｈ　Ｉ＋を
出力する。この時ＤＦＦ３１のＱ出力はＩＩＨ”である
とすると、ＢＣ３０ｅのＣＯ出力とＤＦＦ３１のＱ出力
のＡＮＤ　（論理和）で出力されるＷｒｅｑ　ＩはＢＣ
３０ｅのＧｏ出力と同じ信号が出力される．また、Ｂ　
Ｃ　３　０　ｅのＣＯ出力とＤＦＦ３１のＱ出力のＡＮ
Ｄで出力されるＷｒｅｑ■は“Ｌ”になったままの状態
である．時刻ｔ，で書き込みアドレスリセットが入力さ
れるとＤＦＦ３１はクリアされＱはＩＩ　Ｌ　Ｉｔとな
る。

この時、同時にカウンタはリセットされる。

時刻ｔ４でカウンタの値が３２になるとＢＣ３０ｅのＣ
Ｏ出力がエクロツク分ｉｔ　Ｈ　ＩＩとなる。

この時、Ｗｒｅｑ　Ｉは“Ｌ”，　Ｗｒｅｑ　ＩＩはエ
クロツタ分ＩＩ　Ｈ　Ｉ＋が出力される。

その後，時刻ｔ５でＤＦＦ３１のＱ出力はＢＣ３０ｅの
ＣＯ出力の立ち下がりによりＩｔ　Ｈ　Ｉ＋となる。こ
の後はカウンタが動作し続けカウント値が３２になる毎
にＢＣ３０ｅＣｏが出力され、時刻ｔ４や時刻ｔ２と同
様の動作を行う。

以上の動作により．　Ｗｒｅｑ　　Ｅは３２クロツク毎
に出力され，書き込みアドレスリセット信号が入力され
て３２クロック目でＷｒｅｑ　■が発生するようなライ
トカウンタを実現できる。

第５図は第１図の読み出しアドレスを出力するために必
要なリードカウンタ２０の一実施例を示す図であって、
３６ａから３６ｅはリセット入力付き２進カウンタ，３
８ａから３８ｃはＤＦＦである。

Ｒｒｅｑはデータの読み出し要求４２号，Ｏ　ｕｔｐｕ
ｔＳｅｌは第１図の出力切り替えスイッチ２５の切り替
え信号である。

第６図は第５図の動作を示すタイミングチャートであっ
て、Ｒ　ｒｅｑは読み出しアドレスリセット信号が入力
されなければ，時刻ｔ１＋　ｔ２の様に３２クロック毎
に出力される。

そこで、時刻し，で読み出しアドレスリセット信号が入
力された場合、ＤＦＦ３８ａ，３８ｂ及びＡＮＤ回路５
０によって，リセット信号入力から最も近いクロックの
立ち上がり時刻ｔ４でリセット信号が検出され、時刻ｔ
４から１クロツク幅の信号を出力する。

この信号はＯＲ（論理和）５１を介してＲ　ｒｅｑとし
て出力される。

時刻ｔ４から３２クロック目の時刻ｔ，でＢＣ３６ａＣ
ｏが出力され、その後リセット信号が入力されない限り
３２クロック毎にＢ　Ｃ　３　６　ｅ　Ｃ　ｏが出力さ
れる。

Ｏ　ｕｔｐｕｔ　Ｓ　ｅｌは時刻ｔ４から３２クロック
分の時刻ｔ６まで“Ｈ　ＩＩとなる。

以上の動作により、読み出しデータ出力切り替え信号の
発生及びアドレスリセット時のデータ読み出し要求の発
生可能なりードカウンタが実現できる。

第７図は本発明によるビデオメモリの第二の実施例の構
成図であって、１６ａは第１リセットアドレスデータバ
ッファレジスタであり、第２シリアル−パラレル変換回
路８ｂの並列データを保持する。

１６ｂはｍビットのシフトレジスタにより構威される第
２リセットアドレスデータバッファレジスタで読み出し
アドレスリセット信号が入力されると第１リセットアド
レスデータバッファレジスタ１６ａからデータを取り込
み１ビットずつシフトしながらシリアル出力する機能を
有している。

第ｌ図の実施例で説明したように、書き込みアドレスリ
セットにより第２シリアル−パラレル変換回路８ｂにデ
ータが取り込まれ、第１リセットアドレスデータバッフ
ァレジスタ１６ａにデータが保持されているものとして
，以下説明する。

第８図は第７図の実施例の動作を示すタイムチャートで
あって，読み出しアドレスリセット信号の立ち下がり（
時刻ｔｘ　）により第２リセットアドレスデータバッフ
ァレジスタ１６ｂは第１リセットアドレスデータバッフ
ァレジスタ１６ａからデータを取り込み１ビットずつ出
力していく。

やがて、時刻ｔ２で出力を完了し、次の１番地のデータ
を出力する。なお、各データが出力されるための出力選
択信号の動作については、第１図の実施例と同様に動作
する。

次に，時刻ｔ，で再び読み出しアドレスが入力されると
上記したように時刻ｔ１での動作と同じ動作を行いＯ番
地のデータを出力する。

以降、読み出しアドレスのリセットが入力される度に時
刻ｔエから時刻ｔ，の動作を行う。

以上により、本実施例によれば、第ｌ図の実施例と同様
な効果が得られると共に、０番地のデータの複数回読み
出しが可能となる． 第９図は本発明によるビデオメモリの第三の実施例の構
成図であって，４０はメモリセルアレイ１０へのデータ
書き込みを禁止するための制御信号を入力するライトイ
ネーブル入力端子、４１ａ，４ｌｂはライトイネーブル
入力端子から入力されたデータを直列に入力していきｍ
ビットの並列データとして出力するライトイネーブル回
路、４２ａ，４２ｂはメモリセルアレイ１０及び第２リ
セットアドレスデータバッファレジスタ１６ｂへのデー
タ書き込みをビット単位で制限するｍ個のスリーステー
トバッファ回１，４１ｃ，４１ｄはスリーステートバッ
ファ回路４２ａ，４２ｂへ制御信号を与えるライトイネ
ーブル回路である．ライトイネーブル回路４１ａ，４ｌ
ｂはそれぞれ第１シリアル−パラレル変換回路８ａ及び
第２シリアル−パラレル変換回Ｎ８ｂに同期してライト
イネーブル入力端子４０のデータを取り込み、ｍビット
入力した時点でライトイネーブル回路４１ｃ，４１ｄに
並列データとして取り込まれ、スリーステイトバッファ
回路４２ａ，４２ｂへの制御信号として与えられる。

入力バッファレジスタ９の並列の各ビッ１・出力をｌビ
ット単位でスリースティトバッファ回路４２ｂを介して
メモリセルアレイ１０に入力する。

スリーステイトバッファ回路４２ａ，４２ｂの各ビット
の出力制御信号が“Ｌ　ｐ＋の状態で入力を出力し、゛
′Ｈ”の状態で出力がハイインピーダンスになるとする
。

ライトイネーブル入力端子４０に１１　Ｌ　Ｉ＋が入力
されている時に、第１シリアル−パラレル変換回路８ａ
に取り込まれるデータはメモリセルアレイ１０に転送さ
れ書き込まれ、＃　Ｈ　＃ｌが入力されている時に取り
込まれているデータはメモリセルアレイ１ｏへ転送され
ず書き込まれない。

スリーステイトバッフ７回路４２ｂの動作も同様にして
第２リセットアドレスデータバッファレジスタ１６ｂに
データの書き込み禁止を行うことができる． 以上により、メモリセルアレイ１０へのビット単位のデ
ータの書き込み禁止が可能となる．〔発明の効果〕 以上説明したように、本発明によれば、ビデオメモリの
アドレスリセット直後に新データの出力が可能となり、
使い易いビデオメモリが得られ、上記従来技術の問題点
を除いて，優れた機能のビデオメモリを提供することが
できる。

【図面の簡単な説明】

第１図は本発明によるビデオメモリの第一の実施例を示
す構成図，第２図は第１図の動作の一例を示すタイミン
グチャート、第３図は第１図のライトカウンタ１９の一
実施例を示すブロック図、第４図は第３図の動作を示す
タイミングチャート、第５図は第１図のリードカウンタ
２０の一実施例を示すブロック図，第６図は第５図の動
作を示すタイミングチャート、第７図は本発明によるビ
デオメモリの第二の実施例の構成図、第８図は第７図の
実施例の動作を示すタイムチャート、第９図は本発明に
よるビデオメモリの第三の実施例の構威図、第１０図は
従来のビデオメモリの基本的な一例を示す図、第ｌ１図
は第１０図のビデオメモリの動作の一例を示すタイミン
グチャートである。 工・・・ビデオメモリ、２・・・データ入力端子、３・
・・データ出力端子、８ａ・・・第１シリアル−パラレ
ル変換回路、８ｂ・・・第２シリアル−パラレル変換回
路、９・・・入力バッファレジスタ、１０・・・メモリ
セルアレイ、１１・・・出力バッファレジスタ、１２・
・・パラレル−シリアル変換回路、１９・・・ライトカ
ウンタ、２０・・・リードカウンタ、１６・・・リセッ
トアドレスデータバッファレジスタ、２５・・・出力切
り替えスイッチ。 伸 伸−゛

Claims (1)

【特許請求の範囲】
1. １、直列データが供給されてｍビットの並列データを出
   力する第１および第２シリアル−パラレル変換回路と、
   前記第１シリアル−パラレル変換回路の出力データを保
   持する入力バッファレジスタと、前記第２シリアル−パ
   ラレル変換回路の出力を保持し、直列にデータを出力す
   るリセットアドレスデータバッファレジスタと、前記入
   力バッファレジスタの出力データを記憶するメモリセル
   アレイと、前記メモリセルアレイから読み出したデータ
   を保持する出力バッファレジスタと、前記出力バッファ
   レジスタから転送されたｍビットのデータを保持し、直
   列にデータを出力するパラレル−シリアル変換回路と、
   前記パラレル−シリアル変換回路の出力データとリセッ
   トアドレスデータバッファレジスタの出力データとの一
   方を選択して出力する出力データ切り替えスイッチと、
   ライトアドレス発生回路を備えるデータの書き込み制御
   手段と、リードアドレス発生回路を備えるデータの読み
   出し制御手段とを具備したビデオメモリにおいて、前記
   書き込み制御手段からの信号により前記第２シリアル−
   パラレル変換回路に１ビットずつｍビットのデータを入
   力し、リセットアドレスデータバッファレジスタに保持
   しておき、以後のデータを前記第１シリアル−パラレル
   変換回路に１ビットずつ入力し、ｍビットまとめて前記
   入力バッファレジスタを介して、前記メモリセルアレイ
   に書き込む前記書き込み制御手段と、読み出し制御手段
   からの信号により出力データ切り替えスイッチを介して
   、前記リセットアドレスデータバッファレジスタから１
   ビットずつｍビットのデータを出力し、以後は前記出力
   データ切り替えスイッチを介して、前記パラレル−シリ
   アル変換回路から１ビットずつ書き込んだ順に出力する
   前記読み出し制御手段とで前記ビデオメモリへのデータ
   入出力をアドレスリセット直後直ちに行うことを特徴と
   するビデオメモリ。