JPS62195924A - カウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、カウンタ回路に関し、アップ／ダウンカウ
ンタ回路に利用して有効な技術に関するものである。

〔従来の技術〕

アップ／ダウンカウンタ回路として、第６図に示すよう
な出力切り換え方式のものが、例えば■ラジオ技術社、
昭和５４年７月２５日発行ｒディジタルＩＣ実用回路マ
ニュアルＪ横井与次部著、頁１７５によって公知である
。

このアップ／ダウンカウンタは、パイリーカウンタ回路
を構成するフリップフロツブ回路の各出力に、排他的論
理和回路ＥＸＩ〜ＥＸ３からなる真値／コンブリメント
切り換え回路を設けるものである。

〔発明が解決しようとする問題点〕

上記アップ／ダウンカウンタ回路は、排他的論理和回路
ＥＸＩ〜ＥＸ３が周知のように複数のゲ−ト回路の組み
合わせから構成されるものであるため、比較的多くの回
路素子数を必要とするものとなる。

この発明の目的は、回路素子数の低減を図ったカウンタ
回路を提供することにある。

この発明の前記並びにそのほかの目的と新規な特徴は、
本明ｗ１＠の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を闇単に説明すれば、下記の通りである。

すなわち、２進のアップ／又はダウンカウンタ回路の各
ビットの相補的な出力信号をアップ／ダウン切り換え制
′ａＪ（を号に従って択・−的に出力させるようにする
ものである。

〔作　用〕

上記した手段によれば、２進のカウンタ回路における相
補的な出力信号が、そのまま丁ツブ／又はダウン計数出
力とされていることを利用して、簡単なマルチプレクサ
回路を付加することのみによって、実質的なアップ／ダ
ウン計数動作を行わせることができる。

〔実施例１〕 第１図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知の半導体集積回路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような半導体基板上において形成される。

同図には、１ビット分の単位回路の具体的回路が代表と
して例示的に示されている。

初段回路は、同図に点線で示すように、計数回路部ＦＦ
Ｉと、マルチプレクサ回路ＭＰＸＩから構成される。

上記計数回路ＦＦＩは、負のフィードバック付のフリッ
プフロップ回路である。すなわち、クロックドインバー
タ回路Ｎ１は、入力信号Ｃにより動作状態にされる入力
ゲート回路を構成し、その出力信号をノア（ＮＯＲ）ゲ
ート回路Ｇ１の一方の入力に供給する。このノアゲート
回路Ｇｌの出力端子と上記一方の入力端子との間には、
インバータ回路Ｎ６により反転された入力信号Ｃによっ
て動作状態にされる帰還用のクロックドインバータ回路
Ｎ２が設けられる。また、上記ノアゲート回路Ｇ１の他
方の入力にはリセット信号Ｒが供給される。これによっ
て、マスターフリップフロップ回路が構成される。上記
マスターフリップフロップ回路と類似の入力ゲート回路
としてのクロックドインバータ回路Ｎ３及びノアゲート
回路Ｇ２と帰還用クロックドインバータ回路Ｎ４からな
るスレーブフリップフロップ回路が設けられる。上記マ
スターフリップフロップ回路の出力信号としてのノアゲ
ート回路Ｇ１の出力信号は、上記クロックドインバータ
回路Ｎ３の入力端子に伝えられる。また、入力信号Ｃは
、マスターフリップフロップ回路のそれとは逆に、上記
スレーブフリップフロップ回路を構成する入力用のクロ
ックドインバータ回路Ｎ３には、反転の入力信号Ｃが供
給され、帰還用のクロックドインバータ回路Ｎ４には非
反転の入力信号Ｃが供給される。上記スレーブフリップ
フロップ回路を構成するノアゲート回路Ｇ２の出力信号
は、非反転の出力信号Ｑにされるとともに、それを受け
るインバータ回路Ｎ５によって反転の出力信号Ｑも出力
される。この反転出力Ｑは、上記マスターフリップフロ
ップ回路の入力用のクロックドインバータ回路Ｎ１の入
力に帰還される。

マルチプレクサ回路ＭＰＸＩは、上記非反転の出力信号
Ｑと反転の出力信号Ｑをそれぞれ受けるクロックドイン
バータ回路Ｎ７とＮ８及び、これらのクロックドインバ
ータ回路Ｎ７とＮ８の共通接続された出力端子の信号を
受ける出力用インバータ回路Ｎ９から構成される。この
出力用インパーク回路Ｎ９の出力端子から計数出力ＲＱ
Ｉが出力される。上記クロックドインバータ回路Ｎ７は
、アップ／ダウン制御信号ＤＷＮのハイレベルにより動
作状態にされ、クロックドインバータ回路Ｎ８は、イン
バータ回路ＮＩＯによって反転された制御信号ＤＷＮの
ハイレベルによって動作状態にされる。

上記初段回路の非反転出力信号Ｑは、次段計数回路ＦＦ
２にキャリー信号として伝達される。以下同様に、各計
数回路ＦＦ２ないしＦＦ４が縦列接続されることによっ
て、２進のカウンタ回路が構成される。

この実施例回路の動作を第２図に示したタイミング図に
従って説明する。

計数動作開始前に、リセット信号Ｒがハイレベルにされ
、各ビットのマスター／スレープフリップフロヮブ回路
はリセット状態にされる。すなわち、初段回路ＦＦＩに
おいては、ノアゲート回路Ｇ１及びＧ２の出力信号がロ
ウレベル（論理“０”）にされる、このことは、他の計
数回路ＦＦ２ないしＦＦ４においても同様である。

この状態で、図示しない入力信号Ｃがハイレベルにされ
ると、マスターフリップフロップ回路の入力用インバー
タ回路Ｎ１が動作状態にされるため、反転出力信号Ｑの
ハイレベル（論理“１”）を反転してノアゲート回路Ｇ
１に伝える。これによって、ノアゲート回路Ｇ１の出力
信号は、ロウレベルからハイレベルに変化する。このと
き、反転の入力信号Ｃのロウレベルによって、帰還用の
クロックドインバータ回路Ｎ２は非動作状態にされてい
る。

入力信号Ｃがハイレベルからロウレベルにされると、マ
スターフリップフロップ回路の入力用インパーク回路Ｎ
１は非動作状態に、帰還用クロックドインバータ回路Ｎ
２が動作状態にされる。これによって、マスターフリッ
プフロップ回路側は、情報保持状態にされる。また、上
記入力信号Ｃのロウレベルに応じてインバータ回路Ｎ６
の出力信号がハイレベルにされるため、スレーブフリッ
プフロツブ回路の入力用インバータ回路Ｎ３が動作状態
にされる。これによって上記マスターフリップフロップ
回路の出力信号のハイレベル（論理“１”）を反転して
ノアゲート回路Ｇ２に伝える。

これによって、ノアゲート回路Ｇ２の出力信号は、ロウ
レベルからハイレベルに変化する。なお、このとき、非
反転の入力信号Ｃのロウレベルによって、帰還用のクロ
ックドインバータ回路Ｎ４は非動作状態にされている。

これにより、入力信号Ｃの１周期に対応して、初段回路
ＦＦＩの出力信号が変化するという計数動作を行う。

次段回路ＦＦ２も同様に、上記初段回路ＦＦＩからのキ
ャリー（出力Ｑ）の１周期の変化毎に、その出力を変化
せる。以下、同様な動作によって、２進の計数動作が行
われる。

上記計数動作において、例えば、制御信号ＤＷＮがハイ
レベルなら、マルチプレクサ回路ＭＰＸ１を構成するク
ロックドインバータ回路Ｎ７が動作状態にされるため、
上記非反転の出力信号Ｑが出力信号ＲＱＩとして出力さ
れる。他のマルチプレクサＭＰＸ２ないしＭＰＸ３にお
しいても同様に、それぞれ非反転の出力信号Ｑを計数出
力ＲＱ１ないしＲＱ４として出力させるため、同図に示
すように、アップ計数出力が得られる。

例えば、最終段回路ＦＦ４の出力信号Ｑがハイレベルか
らロウレベルに変化するタイミング、言い換えるならば
、このカウンタ回路の１廻りの後に、制御信号ＤＷＮを
ロウレベルにすると、マルチプレクサ回路ＭＰＸＩは、
クロックドインバータ回路Ｎ８がＮ７に代わって動作状
態にされるため、計数回路ＦＦＩの反転出力Ｑを出力さ
せるものとなる。このことは、他のマルチプレクサ回路
ＭＰＸ２ないしＭＰＸ４においても同様である。

これにより、各計数回路ＦＦＩないしＦＦ４から反転出
力Ｑが出力されるようになるため、計数回路ＦＦ１ない
しＦＦ４は、上記アンプ計数動作を行うにもかかわらず
、出力信号ＲＱＩないしＲＱ４は、同図に示すようにダ
ウン計数出力信号となるものである。

この実施例では、計数回路自体をクロックドインバータ
回路の採用によって回路の簡素化を図るとともに、上記
マルチプレクサ回路の利用によって、従来のような排他
的論理和回路による出力切り換え回路を用いる場合に比
べて大幅に少ない素子数により上述のようにアップ／ダ
ウンの計数出力信号を得ることができる。

〔実施例２〕 第３図には、この発明の他の一実施例の回路図が示され
ている。

第１図の実施例回路においては、例えばアップからダウ
ンへの計数出力の切り替わりが十進法で示すと、１４−
１５−１５−１４のように変化する。これを１４−１５
−１４のように、切り替わり部分での重複出力を避ける
ため、第３図の回路では、次のようにされる。

この実施例の計数回路及びマルチプレクサ回路そのもの
の回路構成は、上記第１図のそれと同じであるのでその
説明を省略する。

最下位ビットの計数出力ＲＱＩは、初段計数回路ＦＦＩ
の非反転出力Ｑがそのまま出力される。

そして、初段のマルチプレクサ回路ＭＰＸＩの出力信号
ＲＱＩ’が、次段回路ＦＦ２へのキャリー信号として送
出される。また、初段計数回路ＦＦ１と次段計数回路Ｆ
Ｆ２は、そのリセット信号が他の計数回路と異なって供
給される。すなわち、初段回路ＦＦＩには、リセット信
号Ｒ°が供給される。次段回路ＦＦ２は、マスター７９
７１７０７１回路に、上記初段計数回路ＦＦＩと同じリ
セット信号Ｒ゛が供給され、スレーブフリップフロップ
回路と、他の計数回路ＦＦ３及びＦＦ４にはには上記リ
セット信号Ｒ゛　とは異なるリセット信号Ｒが供給され
る。

この実施例回路の動作を第４図に示したタイミング図を
参照して次に説明する。

制御信号ＤＷＮのハイレベルによって行われるアップ計
数動作は、上記第１図の実施例回路と同様でるあるので
、その説明を省略する。

上記４ビツトの計数回路によって十進法で１５まで計数
した後に、制御信号ＤＷＮをロウレベルにすると、ダウ
ン計数動作に移行する。このとき、上記リセット信号Ｒ
のみを一旦ハイレベルにして、計数回路ＦＦ２のスレー
ブフリップフロップ回路及び計数回路ＦＦ３ないしＦＦ
４をリセット状態にする。

初段回路ＦＦＩの出力信号ＲＱＩは、入力信号Ｃをその
まま計数するため、ダウン計数開始時にはロウレベルに
される。このとき、次段回路ＦＦ２の出力信号ＲＱＩは
、スレーブ側のリセット動作により、反転出力Ｑが切り
換えられたマルチプレクサ回路ＭＰＸ２を介して出力さ
れる。また、他の計数回路ＦＦ３及びＦＦ４は、上記リ
セットされ、マルチプレクサ回路ＭＰＸ３及びＭＰＸ４
を介して反転出力Ｑが出力されるため、ハイレベルにさ
れる。これによって、計数出力信号ＲＱＩないしＲＱ４
によって示される計数値は、十進法で１４となる。

上記制御信号ＤＷＮのロウレベルにより、初段計数回路
ＦＦＩの反転信号Ｑが、マルチプレクサ回路ＭＰＸＩを
介して次段回路ＦＦ２のキャリー信号ＲＱＩ′　として
送出される。これにより、次の入力信号Ｃの１周期にお
いては、上記信号ＲＱ１°がハイレベルからロウレベル
に変化したとき、計数回路ＦＦ２のスレーブフリップフ
ロップ回路には、上記リセットされなかったことによっ
てマスターフリップフロップ回路に保持さていたハイレ
ベルの出力信号がスレーブフリップフロップ回路に伝え
られその出力信号が反転する。すなわち、この時に計数
出力信号ＲＱ２として出力される反転出力Ｑがハイレベ
ルからロウレベルに変化スる。

このとき、初段回路ＦＦＩの計数出力ＲＱＩは、上記入
力信号Ｃのロウレベルの変化に同期してハイレベルに変
化するため、計数出力信号ＲＱＩないしＲＱ４によって
示される計数値は、十進法で１３となる。以下、同様に
して、ダウン計数動作を行うものとなる。

この実施例では、４ピントのカウンタ回路の場合、アッ
プ／ダウン計数動作の切り換えが、１４→１５−１４の
ように、切り替わり部分での重複が生じることなく行わ
れる。

〔実施例３〕 第５図には、この発明に係るカウンタ回路が利用される
正弦波発生回路の一実施例のブロック図がしめている。

特に制限されないが、この正弦波発生回路は、ディジタ
ル電話交換装置における課金信号発生回路として利用さ
れる。

アップ／ダウンカウンタ回路Ｕ／ＤＣＯＵＮＴは、上記
第３図（又は第１図）に示した回路が用いられる。この
カウンタ回路Ｕ／ＤＣＯｔＪＮＴの計数出力信号は、リ
ード・オンリー・メモリ　（以下、単にＲＯＭと称する
）のアドレス発生回路としての動作を行う。ＲＯＭには
、少ない記憶容量によって上記正弦波を発生させるため
に、正弦波のうちの同図に縦線で付したような波形に対
応した１／４周期分のディジタル信号のみが書き込まれ
ている。上記ＲＯＭの出力信号は、ディジタル／アナロ
グ変換回路Ｄ／Ａに伝えられ、ここでアナログ信号に変
換される。

上記カウン回路Ｕ／ＤＣＯＵＮＴのアップ動作によって
、上記ＲＯＭの記憶情報が次りに読み出され、１７４周
期分のディジタル信号が送出される。上記１／４周期ま
でのディジタル信号が送出されると、ダウン計数動作に
切り換えられる。

これによって、上記ＲＯＭのディジダル信号が逆に読み
出されるので、正の半波を得ることができる。同様な動
作の繰り返しと、ディジタル／アナログ変換回路の出力
極性の切り換えによって負の半波を形成する。これによ
って、１周期の正弦波を上記のように１／４周期分の少
ないディジタル信号によって発生させることができる。

上記した実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）非反転と反転出力を持つ２進計数回路に、アップ
／ダウン計数制御信号に従って、その一方を択一的に出
力させるマルチプレクサ回路を用いることにより、従来
のような排他的論理和回路による出力切り換え回路を用
いる場合に比べて大幅に少ない素子数によりアップ／ダ
ウンの計数出力信号を得ることができるという効果が得
られる。

（２ン２進の計数回路として、クロックドインバータ回
路を利用したマスター／スレーブフリップフロ７１回路
を用いることによって、上記（１）と相俟って回路の少
ない素子数によってアップ／ダウン計数出力信号を得る
ことができるという効果が得られる。

（３）初段８１数回路の出力信号をそのまま計数出力と
して出力させるとともに、初段計数回路に設けられたマ
ルチプレクサ回路を通した出力信号を次段計数回路にキ
ャリーとして送出させること、及び次段回路のスレーブ
側フリフプフロップ回路と、それ以降の計数回路をリセ
ットさせる機能を持たせることによって、′重複するこ
となくアップからダウンに切り換えられる計数出力を得
ることができるという効果が得られる。

（４）上記アンプ／ダウンカウンタ回路を用いることに
よって、少ない記憶容量のＲＯＭにより、１／４周期毎
に対称的な波形の信号を得ることができるという効果が
得られる。

（５）第１図と第３図との対比から明らかなように、実
質的な同一回路からなる回路への配線の変更によってカ
ウント構成を容易に変更することが可能となる。それ故
に、集積回路におけるいわばセル回路として適する。

以上の説明では主として本発明者によってなされた発明
を実施例にもとづき具体的に説明したが、本発明は上記
実施例に限定されるものはな（、その要旨を逸脱しない
範囲で種々変更可能であることはいうまでもない。例え
ば、マルチプレクサ回路は、伝送グー）ＭＯＳＦＥＴ又
は論理ゲート回路を利用して構成するものであってもよ
い。また、計数回路の具体的回路は、種々の実施形態を
採ることができるものである。

この発明は、アップ／ダウンカウンタ回路として広く利
用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、非反転と反転出力を持つ２進計数回路に、
アップ／ダウン計数制御信号に従って、その一方を択一
的に出力させるマルチプレクサ回路を用いることにより
、少ない素子数によりアップ／ダウンの計数出力信号を
得ることができる。

【図面の簡単な説明】

第１図は、この発明に係るカウンタ回路の一実施例を示
す回路図、 第２図は、ぞの動作の一例を示すタイミング図、第３図
は、この発明に係るカウンタ回路の池の一実施例を示す
回路図、 第４図は、その動作の一例を示すタイミング図、第５図
は、この発明に係るカウンタ回路の応用例を示すブロッ
ク図、 第６図は、従来のアップ／ダウンカウンタ回路の一例を
示す回路図である。 ＦＦ１〜Ｆ　Ｆ　４・・計数回路、Ｍ　Ｐ　Ｘ　１〜Ｍ
Ｐｘ４・・マルチプレクサ回路、ＲＯＭ・・リード・オ
ンリー・メモリ、Ｕ／ＤＣＯＵＮＴ・・アップ／ダウン
カウンタ、Ｄ／Ａ・・ディジタル／アナログ変換回路、
ＥＸＩ〜ＥＸ３・・排他的論理和回路

Claims (1)

1. 【特許請求の範囲】 １、２進のアップ／又はダウンカウンタ回路と、上記カ
   ウンタ回路の各ビットの相補的な出力信号を受け、アッ
   プ／ダウン切り換え制御信号に従って択一的に出力させ
   るマルチプレクサ回路を具備することを特徴するカウン
   タ回路。 ２、上記マルチプレクサ回路は、上記切り換え制御信号
   に従って相補的に動作状態にされる３状態出力回路と、
   上記３状態出力回路の出力信号を受ける出力バッファ回
   路とからなるものであることを特徴とする特許請求の範
   囲第１項記載のカウンタ回路。 ３、上記カウンタ回路は、その初段回路のキャリー出力
   は、上記マルチプレクサ回路を介した出力信号とされ、
   その初段回路の出力信号は、マルチプレクサ回路の一方
   の出力信号がそのまま出力されるものであることを特徴
   とする特許請求の範囲第１又は第２項記載のカウンタ回
   路。