JPS6386630A - 並列伝送路におけるフレ−ム同期方式 - Google Patents
並列伝送路におけるフレ−ム同期方式Info
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- JPS6386630A JPS6386630A JP61231476A JP23147686A JPS6386630A JP S6386630 A JPS6386630 A JP S6386630A JP 61231476 A JP61231476 A JP 61231476A JP 23147686 A JP23147686 A JP 23147686A JP S6386630 A JPS6386630 A JP S6386630A
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 69
- 238000000034 method Methods 0.000 claims description 9
- 238000012544 monitoring process Methods 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 abstract description 3
- 230000015654 memory Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は例えば電子計算機のＣＰＵ、１１０間などに用
いられる並列伝送路におけるフレーム同期方式に関する
。
いられる並列伝送路におけるフレーム同期方式に関する
。
（従来の技術）
一般に電子計算機のＣＰＵ、１１０間のデータの伝送路
には１ワードのデータを複数の伝送路に分散して伝送す
る並列伝送路を使用することが多い。
には１ワードのデータを複数の伝送路に分散して伝送す
る並列伝送路を使用することが多い。
しかしながらデータが高速になり並列伝送路の各伝送路
間の伝播遅延差が無視しえなくなると、位相同期のみな
らず並列伝送路の各伝送路間においてもフレーム同期を
考慮しなければならなくなる。
間の伝播遅延差が無視しえなくなると、位相同期のみな
らず並列伝送路の各伝送路間においてもフレーム同期を
考慮しなければならなくなる。
第２図は従来技術による並列伝送路におけるフレーム同
期回路のプロ・ツク図を示す。
期回路のプロ・ツク図を示す。
第２図によれば従来の並列伝送路におけるフレーム同期
回路は、入力をそれぞれ伝送路２００，２０１゜２０２
に接続されたフレーム同期回路２０３，２０４，２０５
と、データ入力をそれぞれ伝送路２００．２吋、２ｏ２
に、データ出力をそれぞれ伝送路２１１１６，２０７，
２０８にライトアドレスリセット入力をそれぞれフレー
ム同期回路２０３，２０４，２０５の出力に接続されそ
れぞれリードアドレスリセット入力に図示していないタ
イミング発生回路によりリードアドレスリセットパルス
が加えられたエラスチックストア２０９，２１０゜２１
１からなる。
回路は、入力をそれぞれ伝送路２００，２０１゜２０２
に接続されたフレーム同期回路２０３，２０４，２０５
と、データ入力をそれぞれ伝送路２００．２吋、２ｏ２
に、データ出力をそれぞれ伝送路２１１１６，２０７，
２０８にライトアドレスリセット入力をそれぞれフレー
ム同期回路２０３，２０４，２０５の出力に接続されそ
れぞれリードアドレスリセット入力に図示していないタ
イミング発生回路によりリードアドレスリセットパルス
が加えられたエラスチックストア２０９，２１０゜２１
１からなる。
さらに第２図においてエラスチックストア２０９はライ
Ｉ・アドレスカウンタ ２１２、リードアドレスカウン
タ２１３、メモリ２１４によって、エラスチックスＩ・
ア２１０はライトアドレスカウンタ２１５、リードアド
レスカウンタ ２１６、メモリ２１７によって、さらに
エラスナックストア２１１はライトアトしスカウンタ２
１８、リードアドレスカウンタ２１９、メモリ２２０に
よってそれぞれ構成されている。
Ｉ・アドレスカウンタ ２１２、リードアドレスカウン
タ２１３、メモリ２１４によって、エラスチックスＩ・
ア２１０はライトアドレスカウンタ２１５、リードアド
レスカウンタ ２１６、メモリ２１７によって、さらに
エラスナックストア２１１はライトアトしスカウンタ２
１８、リードアドレスカウンタ２１９、メモリ２２０に
よってそれぞれ構成されている。
第２図において伝送路２００，２０１，２０２上のデー
タ２２１．２２２，２２３にはそれぞれフレーム同期情
報Ｆが多重化されている。フレーム同期回路２０３，２
０４゜２０５はそれぞれデータ２２１ 、２２２．２２
３に多重化されたフレーム同期情報Ｆによってフレーム
同期をとりそれぞれフレーム同期情報Ｆの位置でライト
アドレスカウンタ２１２，２１５．２１１３のリセッ１
〜を行なう。このようなフレーム同期回路としては例え
ば猪瀬博編ｒＰｃＭの基礎と新技術」く産報刊）第２５
６頁から第２６４頁に記載のものが知られている。
タ２２１．２２２，２２３にはそれぞれフレーム同期情
報Ｆが多重化されている。フレーム同期回路２０３，２
０４゜２０５はそれぞれデータ２２１ 、２２２．２２
３に多重化されたフレーム同期情報Ｆによってフレーム
同期をとりそれぞれフレーム同期情報Ｆの位置でライト
アドレスカウンタ２１２，２１５．２１１３のリセッ１
〜を行なう。このようなフレーム同期回路としては例え
ば猪瀬博編ｒＰｃＭの基礎と新技術」く産報刊）第２５
６頁から第２６４頁に記載のものが知られている。
これによりメモリ２１４，２１７．２２０にはそれぞれ
” ｏ ”番地よりフレーム同期情報Ｆを先頭としてデ
ータ２２１，２２２，２２３が順次書き込まれる。一方
、リードアドレスカウンタ２Ｎ、２１６，２１９には図
示しめいないタイミング発生回路により、データ２２１
゜２２２．２２３に多重化されたフレーム同期情報Ｆと
同一の同期でそれぞれリセ・ソトパルスが加えられてい
る。
” ｏ ”番地よりフレーム同期情報Ｆを先頭としてデ
ータ２２１，２２２，２２３が順次書き込まれる。一方
、リードアドレスカウンタ２Ｎ、２１６，２１９には図
示しめいないタイミング発生回路により、データ２２１
゜２２２．２２３に多重化されたフレーム同期情報Ｆと
同一の同期でそれぞれリセ・ソトパルスが加えられてい
る。
メモリ２１４，２１７，２１９に蓄えられたデータは、
それぞれリードカウンタ２１３，２１６，２１９によっ
°Ｃ順次゛０”番地から読み出される。このようにして
伝送路２０６．２０７．２０８には、各伝送路２０６，
２０７．２０１３の間においてフレーム同期のとれたデ
ータ２２４，２２５゜２２６が得られる。
それぞれリードカウンタ２１３，２１６，２１９によっ
°Ｃ順次゛０”番地から読み出される。このようにして
伝送路２０６．２０７．２０８には、各伝送路２０６，
２０７．２０１３の間においてフレーム同期のとれたデ
ータ２２４，２２５゜２２６が得られる。
なお、第２図に示した並列伝送路におけるフレーム同期
回路において、リセッ）〜パルスとしてフレーム同期回
路２０３の出力を用いることによりエラスチックストア
２０９を省略することができる。
回路において、リセッ）〜パルスとしてフレーム同期回
路２０３の出力を用いることによりエラスチックストア
２０９を省略することができる。
（発明が解決しようとする問題点）
従来技術による並列伝送路におけるフレーム同期方式に
おいては各伝送路２００，２０１，２０２毎にフレーム
同期回路２０３，２０４，２０５を必要としこれにより
回路が複雑となり経済性に欠けるという欠点がある。
おいては各伝送路２００，２０１，２０２毎にフレーム
同期回路２０３，２０４，２０５を必要としこれにより
回路が複雑となり経済性に欠けるという欠点がある。
（問題点を解決するための手段）
本発明によれば１ワードの情報を複数の伝送路に分散し
て伝送する並列伝送路におけるフレーム同期方式であっ
て、前記複数の伝送路の１つの伝送路にフレーム同期情
報を付与するとともに他の伝送路にそれぞれ前記フレー
ム同期情報と同一の同期であらかじめ定められた並列同
期情報を付与し、受信部においては酔記フレーム同期情
報の付与された伝送路の同期をとりつつ前記フレーム同
期情報の位置を基準としてそれぞれ他の伝送路上の並列
同期情報を監視し、この監視情報に基づいて池の伝送路
にそれぞれ設けられた可変遅延素子の制御を行なうこと
を特徴とする並列伝送路におけるフレーム同期方式が得
られる。
て伝送する並列伝送路におけるフレーム同期方式であっ
て、前記複数の伝送路の１つの伝送路にフレーム同期情
報を付与するとともに他の伝送路にそれぞれ前記フレー
ム同期情報と同一の同期であらかじめ定められた並列同
期情報を付与し、受信部においては酔記フレーム同期情
報の付与された伝送路の同期をとりつつ前記フレーム同
期情報の位置を基準としてそれぞれ他の伝送路上の並列
同期情報を監視し、この監視情報に基づいて池の伝送路
にそれぞれ設けられた可変遅延素子の制御を行なうこと
を特徴とする並列伝送路におけるフレーム同期方式が得
られる。
（作用）
本発明のよる並列伝送路におけるフレーム同期方式にお
いては並列伝送路の１つにフレーム同期回路を設けこの
伝送路上のフレーム同期情報と他の伝送路上の並列同期
情報の位相差を検出し、この位相差に応じて可変遅延素
子を制御することによって並列伝送路におけるフレーム
同期をとるものである。
いては並列伝送路の１つにフレーム同期回路を設けこの
伝送路上のフレーム同期情報と他の伝送路上の並列同期
情報の位相差を検出し、この位相差に応じて可変遅延素
子を制御することによって並列伝送路におけるフレーム
同期をとるものである。
（実施例）
第１図は本発明の実施例を示すブロック図であり、特に
伝送路１００，１０１，１０２の遅延差として１ビット
分の遅延差を補償する並列伝送路のフレーム同期回路を
示す。
伝送路１００，１０１，１０２の遅延差として１ビット
分の遅延差を補償する並列伝送路のフレーム同期回路を
示す。
第１図によれば本発明の実施例は一端を伝送路１００に
他端を伝送路１０３にそれぞれ接続された】ピッ１〜遅
延素子１０６と、入力を伝送路１０３に接続されたフレ
ーム同期回路１０７と、ブロック入力をそれぞれフレー
ム同期回路１０７の出力に、データ入力をそれぞれ伝送
路１０３．１０４．１０５の出力に接続されたＤラッチ
１０８．１０９．１１０と一方の入力をＤラッチ１０Ｂ
の出力に、他方の入力をそれぞれＤラック１０９．１１
０の出力に接続された排他的論理和回路１１１、１１２
と、入力を伝送路１０１に、出力を伝送路１０４に、制
御入力を排他的論理和回路１１１の出力にそれぞれ接続
された可変遅延素子１１３と、入力を伝送路１０２に、
出力を伝送路１０５に、制御入力を排他的論理和回路１
１２の出力にそれぞれ接続された可変遅延素子１１４と
を含む。第１図においてさらに可変遅延素子１１３は、
１ビツト遅延素子１１５、１１６、セレクタ １１７、
制御回路１１８によって、また可変遅延素子１１４は、
１ビツト遅延素子１１９、１２０、セレクタ１２１、制
御回路１２２によって構成されている。
他端を伝送路１０３にそれぞれ接続された】ピッ１〜遅
延素子１０６と、入力を伝送路１０３に接続されたフレ
ーム同期回路１０７と、ブロック入力をそれぞれフレー
ム同期回路１０７の出力に、データ入力をそれぞれ伝送
路１０３．１０４．１０５の出力に接続されたＤラッチ
１０８．１０９．１１０と一方の入力をＤラッチ１０Ｂ
の出力に、他方の入力をそれぞれＤラック１０９．１１
０の出力に接続された排他的論理和回路１１１、１１２
と、入力を伝送路１０１に、出力を伝送路１０４に、制
御入力を排他的論理和回路１１１の出力にそれぞれ接続
された可変遅延素子１１３と、入力を伝送路１０２に、
出力を伝送路１０５に、制御入力を排他的論理和回路１
１２の出力にそれぞれ接続された可変遅延素子１１４と
を含む。第１図においてさらに可変遅延素子１１３は、
１ビツト遅延素子１１５、１１６、セレクタ １１７、
制御回路１１８によって、また可変遅延素子１１４は、
１ビツト遅延素子１１９、１２０、セレクタ１２１、制
御回路１２２によって構成されている。
第１図において伝送路１０口上のデータ１２３にはフレ
ーム同期情報Ｆが多情化されており伝送路１０１、１０
２上のデータ１２４．１２５には並列同期情報としてフ
レーム同期情報Ｆと同一の情報Ｆがそれぞれ多重化され
ている。
ーム同期情報Ｆが多情化されており伝送路１０１、１０
２上のデータ１２４．１２５には並列同期情報としてフ
レーム同期情報Ｆと同一の情報Ｆがそれぞれ多重化され
ている。
伝送路１００上のデータ１２３は］ピッｌ−遅延素子１
０６により１ビツト分の遅延を受けて伝送路１０３に出
力される。フレーム同期回路１０７はこのデータ１２６
に多重化されたフレーム同期情報Ｆによってフレーム同
期をとりフレーム同期情報Ｆの位置でＤラッチｌ０Ｅ１
．１０９．１１０にう・ソチパルスを送出する。
０６により１ビツト分の遅延を受けて伝送路１０３に出
力される。フレーム同期回路１０７はこのデータ１２６
に多重化されたフレーム同期情報Ｆによってフレーム同
期をとりフレーム同期情報Ｆの位置でＤラッチｌ０Ｅ１
．１０９．１１０にう・ソチパルスを送出する。
これによりＤラッチ１０８にはフレーム同期情報Ｆが、
またＤラッチ１０９．１１０には伝送路１０４．１０５
上のデータがそれぞれラッチされる。
またＤラッチ１０９．１１０には伝送路１０４．１０５
上のデータがそれぞれラッチされる。
排他的論理和回路１１１は、Ｄラッチ１０８はラッチさ
れたフレーム同期情報ＦとＤラッチ１０９にラッチされ
た伝送路１０４のデータとを比較し、不一致を検出する
と可変遅延素子１１３に制御情報を送出する。
れたフレーム同期情報ＦとＤラッチ１０９にラッチされ
た伝送路１０４のデータとを比較し、不一致を検出する
と可変遅延素子１１３に制御情報を送出する。
制御回路１１Ｂはこの制御情報に応じてセレクタ１１７
を制御し“′Ｏビット”、°゛１１ビツト°゛２ビツト
”と循環的に遅延量を選択する。
を制御し“′Ｏビット”、°゛１１ビツト°゛２ビツト
”と循環的に遅延量を選択する。
このようにしてＤラッチ１０Ｉ３と１０９の出力が一致
するとセレクタ１１７は遅延量の選択動作を停止し、伝
送路１０４上には、伝送路１０３上のデータ１２６とフ
レーム同期のとれたデータ１２７が得られる。
するとセレクタ１１７は遅延量の選択動作を停止し、伝
送路１０４上には、伝送路１０３上のデータ１２６とフ
レーム同期のとれたデータ１２７が得られる。
排他的論理和回路１１２ならびに可変遅延素子１１４も
同様に動作しこれにより伝送路１０４．１０５上には伝
送路１０３上のデータ１２６とフレーム同期のとれたデ
ータ１２７．１２８が得られる。
同様に動作しこれにより伝送路１０４．１０５上には伝
送路１０３上のデータ１２６とフレーム同期のとれたデ
ータ１２７．１２８が得られる。
以上述べたように第１図に示した本発明の実施例におい
ては伝送路１００，１０１，１０２に対して１つのフレ
ーム同期回路１０７を設ければよく、これにより簡易で
経済的な並列伝送路におけるフレーム同期回路が得られ
る。
ては伝送路１００，１０１，１０２に対して１つのフレ
ーム同期回路１０７を設ければよく、これにより簡易で
経済的な並列伝送路におけるフレーム同期回路が得られ
る。
第１図に示した本発明の実施例においては伝送路１００
．１０１．１０２間の遅延差１ビット分を補償する例を
示したが１ビット遅延素子１１５．１１６並びに１１９
、１２１）を複数設けることによりあらゆる値の遅延差
に対応することができる。
．１０１．１０２間の遅延差１ビット分を補償する例を
示したが１ビット遅延素子１１５．１１６並びに１１９
、１２１）を複数設けることによりあらゆる値の遅延差
に対応することができる。
（発明の効果）
以上述べたように本発明によれば各伝送路毎にフレーム
同期回路を設ける必要がなく、簡易で経済的な並列伝送
路におけるフレーム同期方式が得られる。
同期回路を設ける必要がなく、簡易で経済的な並列伝送
路におけるフレーム同期方式が得られる。
第１図は本発明の実施例を示すブロック図、第２図は従
来技術による並列伝送路におけるフレーム同期方式を示
すブロック図である。 図においてＬＱ７，２（１３，２（１４，２０５はフレ
ーム同期回路、１１７．１２１はセレクタ、１１８，１
２２は制御回路、２１２．２１３，２１５，２１６，２
１８，２１９はカウンタ、２１４，２１７゜２２０はメ
モリをそれぞれ示す。
来技術による並列伝送路におけるフレーム同期方式を示
すブロック図である。 図においてＬＱ７，２（１３，２（１４，２０５はフレ
ーム同期回路、１１７．１２１はセレクタ、１１８，１
２２は制御回路、２１２．２１３，２１５，２１６，２
１８，２１９はカウンタ、２１４，２１７゜２２０はメ
モリをそれぞれ示す。
Claims (1)
- １ワードの情報を複数の伝送路に分散して伝送する並列
伝送路におけるフレーム同期方式であって、前記複数の
伝送路の１つの伝送路にフレーム同期情報を付与すると
ともに他の伝送路にそれぞれ前記フレーム同期情報と同
一の周期であらかじめ定められた並列同期情報を付与し
、受信部においては前記フレーム同期情報の付与された
伝送路の同期をとりつつ前記フレーム同期情報の位置を
基準としてそれぞれ他の伝送路上の並列同期情報を監視
し、この監視情報に基づいて他の伝送路にそれぞれ設け
られた可変遅延素子の制御を行なうことを特徴とする並
列伝送路におけるフレーム同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231476A JPS6386630A (ja) | 1986-09-29 | 1986-09-29 | 並列伝送路におけるフレ−ム同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231476A JPS6386630A (ja) | 1986-09-29 | 1986-09-29 | 並列伝送路におけるフレ−ム同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6386630A true JPS6386630A (ja) | 1988-04-18 |
Family
ID=16924088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61231476A Pending JPS6386630A (ja) | 1986-09-29 | 1986-09-29 | 並列伝送路におけるフレ−ム同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6386630A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03133226A (ja) * | 1989-10-19 | 1991-06-06 | Nec Corp | フレーム位相同期回路 |
| JPH03149931A (ja) * | 1989-11-06 | 1991-06-26 | Nec Corp | 並列信号間位相同期回路 |
| JPH044632A (ja) * | 1990-04-23 | 1992-01-09 | Oki Electric Ind Co Ltd | 通信端末装置 |
| JPH0685803A (ja) * | 1992-08-31 | 1994-03-25 | Nec Corp | クロック切替回路 |
| US6509985B1 (en) | 1998-08-07 | 2003-01-21 | Nec Corporation | Parallel transmission method and system |
| JP2011139148A (ja) * | 2009-12-25 | 2011-07-14 | Toshiba Corp | ヘッド分離型撮像装置および信号処理方法 |
| JP2012507934A (ja) * | 2008-10-29 | 2012-03-29 | シリコン イメージ，インコーポレイテッド | 複数のシリアルレシーバ用の自動データアライナのための方法、装置およびシステム |
Citations (2)
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|---|---|---|---|---|
| JPS524724A (en) * | 1975-06-30 | 1977-01-14 | Fujitsu Ltd | Synchronizing circuit |
| JPS5758214A (en) * | 1980-09-24 | 1982-04-07 | Sony Corp | Forming circuit of data sampling clock |
-
1986
- 1986-09-29 JP JP61231476A patent/JPS6386630A/ja active Pending
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