JPH0758732A - ビットバッファ回路 - Google Patents

Abstract

(57)【要約】 【目的】 書込みクロックに比し読出しクロックの位相
が長い期間に１ビット以上ずれても、正常なデータを出
力出来るビットバッファ回路の提供を目的とする。 【構成】 データ入力を、ｎビット並列にする直並列変
換器１の出力側には、読出しクロックをクロックとする
ＦＦ２を接続し、ＦＦ２の出力側には、読出しクロック
をクロックとするＦＦ３を接続し、ＦＦ３の出力側に
は、入力するｎビット並列データを読出しクロックに同
期して直列データにする並直列変換器４を接続し、書込
みクロックのｎビットづつをＨレベルにするも直並列変
換器１の変換出力のｎビット並列データと次のｎビット
並列データとの変化点を１ビットＬレベルとする１／ｎ
カウンタ５の出力及び、読出しクロックのｎビットづつ
をＨレベルにするもｎビットとｎビットの境を１ビット
Ｌレベルとする１／ｎカウンタ６の出力をアンド回路７
に入力し、出力をＦＦ２のイネーブル端子に入力し、又
１／ｎカウンタ６の出力を反転しＦＦ３のイネーブル端
子に入力するようにした構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ入力を、入力側
のクロック（書込みクロック）で、フリップフロップ
（以下ＦＦと称す）で構成されたラッチ部に書込み、入
力側のクロックと周波数は等しいが位相は変動する装置
側クロック（読出しクロック）で読出し装置側クロック
に乗せ変える場合、ＦＦのセットアップタイム及びホー
ルドタイムが補償出来ないことがあるが、これを補償出
来るようにするビットバッファ回路の改良に関する。

【０００２】

【従来の技術】図５は従来例のビットバッファ回路のブ
ロック図、図６は図５の各部のタイムチャート（その
１）、図７は図５の各部のタイムチャート（その２）
で、読出しクロックの位相変動を極端に表現する為に読
出しクロックの周波数を変えて示してある。

【０００３】図５では、図７（Ｂ）に示すデータ入力
を、図６（Ａ）（Ｉ），図７（Ａ）に示す書込みクロッ
クにてＦＦ２０に書込み、出力をＦＦ２１に入力する。
書込みクロック（入力側のクロック）はセットリセット
ＦＦ（以下ＳＲーＦＦと称す）２３にも入力し立ち上が
りにてセットし、図６（Ｄ）（Ｌ），図７（Ｄ）に示す
出力をアンド回路２５に入力する。

【０００４】一方、図６（Ｃ）（Ｋ），図７（Ｃ）に示
す読出しクロック（装置側のクロック）はＦＦ２２のク
ロック端子にクロックとして入力すると共に、ＳＲーＦ
Ｆ２４にも入力し、立ち上がりにてセットし、図６
（Ｅ）（Ｍ），図７（Ｅ）に示す出力をアンド回路２５
に入力し、アンド回路２５の出力を遅延回路２６にて、
書込みクロック，読出しクロックの内遅れている方のク
ロックより、ＦＦのセットアップタイム及びホールドタ
イムを補償出来る時間遅延させて、図６（Ｆ）（Ｎ），
図７（Ｆ）に示す如き出力を得、ＦＦ２１のクロックと
すると共にＳＲーＦＦ２３，２４のリセット端子に入力
しリセットする。

【０００５】すると、ＦＦ２１の出力は、図６（Ｇ）
（Ｏ），図７（Ｇ）に示す如くなり、ＦＦ２２の出力は
図６（Ｈ）（Ｐ），図７（Ｈ）に示す如くなり、データ
出力となる。

【０００６】このようにすると、図６（１）に示す如
く、書込みクロックと遅れている読出しクロックの位相
差Ａが少なく、セットアップタイムが補償出来ない場合
でも、ＦＦ２１のクロックとしては遅延回路２６にて遅
延された図６（Ｆ）に示すクロックにて打ち抜くのでセ
ットアップタイムは補償される。

【０００７】尚この場合遅延回路２６の出力と、読出し
クロックとの位相差は遅延時間以上でありホールドタイ
ムの方は問題ない。図６（２）に示す如く、読出しクロ
ックと遅れている書込みクロックとの位相差Ａが小さく
ホールドタイムが補償されない場合では、ＦＦ２１のク
ロックとしては、遅延回路２６にて遅延された図６
（Ｎ）に示すクロックにて打ち抜くのでホールドタイム
は補償される。

【０００８】尚この場合は遅延回路２６の出力と書込み
クロックとの位相差は遅延時間以上でありセットアップ
タイムは問題ない。

【０００９】

【発明が解決しようとする課題】しかしながら、装置側
の温度変動等の環境の変化にて長い期間の間に、図７
（Ａ）のイ，図７（Ｃ）のロに示す如く、読出しクロッ
ク（装置側のクロック）が書込みクロックより１ビット
以上進むと、図７（Ｈ）に示す如くデータを重複読み
し、又読出しクロックが書込みクロックより１ビット以
上遅れると読み出すデータが欠落する問題点がある。

【００１０】本発明は、書込みクロックに比し読出しク
ロックの位相が長い期間に１ビット以上ずれても、デー
タの重複読みや読出しデータの欠落を生じないビットバ
ッファ回路の提供を目的としている。

【００１１】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、直列データ入力を、書
込みクロックに同期しｎビット並列にしＦＦ２に入力す
る直並列変換器１の出力側には、読出しクロックをクロ
ック端子に入力し、出力をＦＦ３に入力する該ＦＦ２を
接続し、該ＦＦ２の出力側には、該読出しクロックをク
ロック端子に入力し、出力を並直列変換器４に入力する
該ＦＦ３を接続し、該ＦＦ３の出力側には、入力するｎ
ビット並列データを該読出しクロックに同期して直列デ
ータにしてデータ出力とする該並直列変換器４を接続
し、該書込みクロックのｎビットづつをＨレベルにする
も該直並列変換器１の変換出力のｎビット並列データと
次のｎビット並列データとの変化点を１ビットＬレベル
とする第１の１／ｎカウンタ５の出力及び、該読出しク
ロックのｎビットづつをＨレベルにするもｎビットとｎ
ビットの境を１ビットＬレベルとする第２の１／ｎカウ
ンタ６の出力をアンド回路７に入力し、出力を該ＦＦ２
のイネーブル端子に入力し、又該第２の１／ｎカウンタ
６の出力を反転部８にて反転し該ＦＦ３のイネーブル端
子に入力するようにした構成とする。

【００１２】

【作用】図２は図１の各部のタイムチャートでｎ＝４と
した場合のものであり、以下ｎ＝４として図１の回路に
つき説明する。

【００１３】図２（Ｂ）に示すデータ入力を、図２
（Ａ）に示す書込みクロック（データ入力のクロック）
に同期し直並列変換器１にて図２（Ｃ）に示す如く４ビ
ット並列のデータとしＦＦ２に入力する。

【００１４】書込みクロックは１／ｎカウンタ５にも入
力し、１／ｎカウンタ５では、図２（Ｄ）に示す如く、
書込みクロックの４ビットづつをＨレベルにするも直並
列変換器１の変換出力の４ビット並列データと次の４ビ
ット並列データとの変化点を１ビットＬレベルとする。

【００１５】即ち、直並列変換器１の出力の変化点は書
込みクロックの立ち上がりに同期し、１／ｎカウンタ５
の出力の変化点は書込みクロックの立ち下がりに同期し
且つ直並列変換器１の出力の変化点と重なるところはＬ
レベルとなりアンド回路７に入力し、アンド回路７の出
力をＬレベルとし、直並列変換器１の出力の変化点での
ＦＦ２の動作を止めることによりセットアップタイム，
ホールドタイムに関係なく、書込みクロックから読出し
クロックにデータを確実に乗換させる。

【００１６】図２（Ｅ）に示す読出しクロック（装置側
のクロック）は１／ｎカウンタ６にて、図２（Ｆ）に示
す如く、読出しクロックのｎビットづつをＨレベルにす
るもｎビットとｎビットの境を１ビットＬレベルとして
アンド回路７に入力し、図２（Ｇ）に示す如き出力を
得、ＦＦ２のイネーブル端子に入力する。

【００１７】ＦＦ２では、アンド回路７の出力がＨレベ
ルの時の読出しクロックの立ち上がりに同期して直並列
変換器１の出力を取込み、アンド回路７の出力がＬレベ
ルの時は前のデータを保持し、図２（Ｈ）に示す如き出
力を得ＦＦ３に入力する。ＦＦ３のイネーブル端子には
１／ｎカウンタ６の出力を反転部８にて反転したパルス
が入力され、ＦＦ３では、１／ｎカウンタ６の出力がＬ
レベルの時、読出しクロックの立ち上がりに同期してＦ
Ｆ２の出力を取込み、１／ｎカウンタ６の出力がＨレベ
ルの時は前のデータを保持し、並列データの位相を揃
え、図２（Ｉ）に示す如き出力を得、並直列変換器４に
入力する。

【００１８】並直列変換器４では、１／ｎカウンタ６の
出力に同期し読出しクロックにて図２（Ｊ）に示す如き
直列データを得出力する。以上の動作により、ＦＦ２の
並列信号の保持時間は通常４ビットであるが、書込みク
ロックに対し読出しクロックが１ビット追越した場合は
ｎ＋１の５ビットとなり、読出しクロックに対し書込み
クロックが１ビット追越した場合はｎ−１の３ビットと
なり、書込み側と読出し側のクロックの位相差の変動
が、４ビットに対し１ビット以下であれば正しいデータ
の乗換えが常に可能である。

【００１９】このようにすると、４ビットで位相差が１
ビット以下迄、データの重複，欠落がなくなるので、例
えば４×３＝１２ビットの時は、各４ビットで位相差が
１ビット迄は位相差は吸収され、合計で見ると、略３倍
の位相差迄吸収されるので、書込みクロックに比し読出
しクロックの位相が長い期間に１ビット以上ずれても、
データの重複読みや読出しデータの欠落を生じなくな
る。

【００２０】

【実施例】図３は本発明の実施例のビットバッファ回路
のブロック図、図４は図３の各部のタイムチャートで、
読出しクロックの位相変動を極端に表現する為に読出し
クロックの周波数を変えて示してあり、図３，図４共並
列にするデータは４ビットの場合を示している。

【００２１】図３の直並列変換器１は、シリアル入力シ
フトレジスタ９とＦＦ１０にて構成し、書込み側の１／
４カウンタ５はシリアル入力シフトレジスタ１２とノア
回路１３とノット回路１４とＦＦ１５で構成し、並直列
変換器４は４ー１セレクタ１１にて構成し、読出し側１
／４カウンタ６はシリアル入力シフトレジスタ１８とノ
ア回路１７とノット回路１６にて構成されている。

【００２２】又ＦＦ１０，２，３はイネーブル付きＤＦ
Ｆであり、イネーブル入力がＨレベルの時だけクロック
の立ち上がりで動作し、ＦＦ１５はＤＦＦでありクロッ
クの立ち上がりで動作し、シリアル入力シフトレジスタ
９，１２，１８はクロックの立ち上がりで動作し、４ー
１セレクタ１１はセレクタ入力により４本の入力データ
の１本を選択して出力する。

【００２３】書込み側の１／４カウンタ５，読出し側１
／４カウンタ６は、何れもシフトレジスタのＱ１，Ｑ
２，Ｑ３の出力が共にＬレベルとなった時ノア回路１
３，１７の出力がＨレベルとなりシリアル入力シフトレ
ジスタ１２，１８の入力Ｄに帰還される１／４カウンタ
である。

【００２４】図４（Ｂ）に示すデータ入力を、シリアル
入力シフトレジスタ９に入力し、４ビットづつため込
み、図４（Ｄ）に示す如く、書込み側の１／４カウンタ
５のシリアル入力シフトレジスタ１３のＱ３の出力がＨ
レベルの時、図３（Ａ）に示す書込みクロック立ち上が
りにてＦＦ１０を動作させることにより並列変換を行
う。

【００２５】書込み側の１／４カウンタ５のシリアル入
力シフトレジスタ１２のＱ３の出力を、ノット回路１４
にて反転された書込みクロックにてＦＦ１５に取込み、
書込みクロックに対し半相ずれ且つ反転された図４
（Ｆ）に示すＦＦ１５の出力と、図４（Ｉ）に示す、読
出し側１／４カウンタ６のシリアル入力シフトレジスタ
１８のＱ３の出力を、ノット回路１６にて反転した図４
（Ｊ）に示す出力をアンド回路７に入力し、図４（Ｋ）
に示す如き出力パルスを得、出力パルスがＨレベルの
時、図４（Ｇ）に示す読出しクロックの立ち上がりでＦ
Ｆ１０の出力をＦＦ２に取り込むと、ＦＦ２の出力は図
４（Ｌ）に示す如くなりＦＦ３に入力する。

【００２６】ＦＦ３は読出し側１／４カウンタ６の図４
（Ｉ）に示すシリアル入力シフトレジスタ１８のＱ３の
出力がＨレベルの時データを取り込むと、ＦＦ３の出力
は図４（Ｎ）に示す如くなり並直列変換器４に入力す
る。

【００２７】並直列変換器４の４ー１セレクタ１１は読
出し側の１／４カウンタ６のシリアル入力シフトレジス
タ１８のＱ１〜Ｑ３の出力が全てＬレベルの時Ｄ１を選
択し、Ｑ１がＨレベルの時Ｄ２を選択し、Ｑ２がＨレベ
ルの時はＤ３を選択し、Ｑ３がＨレベルの時はＤ４を選
択し、Ｄ０出力より図４（Ｏ）に示す如き直列データを
出力する。

【００２８】本実施例では、図４（Ａ）のハ、図４
（Ｇ）のニに示す如く、読出しクロックが書込みクロッ
クを１ビット以上追い越すと、ＦＦ２の保持時間は通常
読出しクロックの４ビットであるが、図４（Ｌ）のホに
示す如く５ビットとなり、書込みクロックと読出しクロ
ックとの位相差を吸収する。又書込みクロックが読出し
クロックを１ビット以上追い越すと、ＦＦ２の保持時間
は通常読出しクロックの４ビットであるが、３ビットと
なり、書込みクロックと読出しクロックとの位相差を吸
収する。

【００２９】従って、１ビットの位相差であれば正しい
データの乗換が出来る。即ち、４ビットで位相差が１ビ
ット以下迄、データの重複，欠落がなくなるので、例え
ば４×３＝１２ビットの時は、各４ビットで位相差が１
ビット迄は位相差は吸収され、合計で見ると、略３倍の
位相差迄吸収されるので、書込みクロックに比し読出し
クロックの位相が長い期間に１ビット以上ずれても、デ
ータの重複読みや読出しデータの欠落を生じなくなる。

【００３０】勿論もっと長いデータ期間で見るともっと
大きい位相差を吸収出来ることになる。

【００３１】

【発明の効果】以上詳細に説明せる如く本発明によれ
ば、書込みクロックと読出しクロックの位相差が長い間
で１ビット以上ずれても、データの重複，欠落が生じな
くなる効果がある。

【図面の簡単な説明】

【図１】は本発明の原理ブロック図、

【図２】は図１の各部のタイムチャート、

【図３】は本発明の実施例のビットバッファ回路のブロ
ック図、

【図４】は図３の各部のタイムチャート、

【図５】は従来例のビットバッファ回路のブロック図、

【図６】は図５の各部のタイムチャート（その１）、

【図７】は図５の各部のタイムチャート（その２）であ
る。

【符号の説明】

１は直並列変換器、２，３，１０，１５，２０〜２４は
フリップフロップ、４は並直列変換器、５，６は１／ｎ
カウンタ，１／４カウンタ、７，２５はアンド回路、８
は反転部，ノット回路、９，１２，１８はシリアル入力
シフトレジスタ、１１は４ー１セレクタ、１３，１７は
ノア回路、１４，１６はノット回路を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 直列データ入力を、書込みクロックに同
   期しｎビット並列にし第１のフリップフロップ（２）に
   入力する直並列変換器（１）の出力側には、読出しクロ
   ックをクロック端子に入力し、出力を第２のフリップフ
   ロップ（３）に入力する該第１のフリップフロップ
   （２）を接続し、該第１のフリップフロップ（２）の出
   力側には、該読出しクロックをクロック端子に入力し、
   出力を並直列変換器（４）に入力する該第２のフリップ
   フロップ（３）を接続し、該第２のフリップフロップ
   （３）の出力側には、入力するｎビット並列データを該
   読出しクロックに同期して直列データにしてデータ出力
   とする該並直列変換器（４）を接続し、 該書込みクロックのｎビットづつをＨレベルにするも該
   直並列変換器（１）の変換出力のｎビット並列データと
   次のｎビット並列データとの変化点を１ビットＬレベル
   とする第１の１／ｎカウンタ（５）の出力及び、該読出
   しクロックのｎビットづつをＨレベルにするもｎビット
   とｎビットの境を１ビットＬレベルとする第２の１／ｎ
   カウンタ（６）の出力をアンド回路（７）に入力し、該
   アンド回路（７）の出力を該第１のフリップフロップ
   （２）のイネーブル端子に入力し、又該第２の１／ｎカ
   ウンタ（６）の出力を反転部（８）にて反転し該第２の
   フリップフロップ（３）のイネーブル端子に入力するよ
   うにしたことを特徴とするビットバッファ回路。