JPS62209628A - Parity check circuit for processor bus - Google Patents

Abstract

PURPOSE:To attain discrimination between noise and a bit inverse error by using a timing pulse generating circuit, a parity check circuit, a secondary parity check circuit and a parity error deciding circuit, respectively. CONSTITUTION:Both a parity check circuit 20 and a secondary parity check circuit 30 check the parity errors of a processor bus 10 based on the timing pulse received from a timing pulse generating circuit 40 and sends the result of this check to a parity error deciding circuit 50. Receiving the results of checks from both circuits 20 and 30, the circuit 50 decides occurrence of a parity error if it is decided that both the results of checks are wrong. While no occurrence of a parity error is decided when just one of both check results is wrong or both check results are not wrong at one time.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタルコンピュータのプロセサバスのエラ
ー発生判定方式に関し、特にアドレスバス上またはデー
タバス上のパリティエラー発生判定回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a method for determining the occurrence of an error on a processor bus of a digital computer, and more particularly to a circuit for determining the occurrence of a parity error on an address bus or a data bus.

（従来の技術） 従来、この徨のパリティチェック回路では、パリティチ
ェックを行うパリティ検査回路が１回路しか置かれてい
ないため、パリティ検査は１回しか行い得なかった。(Prior Art) Conventionally, in this conventional parity check circuit, only one parity check circuit for performing a parity check is provided, so that a parity check can be performed only once.

（発明が解決しようとする問題点） 上述した従来のパリティチェック回路では、パリティチ
ェックを行うパリティ検査回路が１回路しかないため、
パリティ検査は１回しか行い得なかったので、偶発的に
発生したプロセサバス上の雑音によるパリティエラーと
、雑音とは無関係な静的に１と０とが反転しているビッ
ト反転エラーによるパリティエラーとを区別することが
できないという欠点かあった。(Problems to be Solved by the Invention) In the conventional parity check circuit described above, there is only one parity check circuit that performs a parity check.
Parity checking could only be performed once, so parity errors were caused by noise that occurred accidentally on the processor bus, and parity errors were caused by bit inversion errors, where 1s and 0s were statically inverted, unrelated to noise. The drawback was that it was not possible to distinguish between

本発明の目的は、タイミングパルス発生回路よりタイミ
ングパルスを受取ってプロセサバスのパリテイチェック
を行い、さらに上記とは異なるタイミングのタイミング
パルスで２次パリティ検査を行ってパリティエラー発生
の判定を行うことにより上記欠点を除去し、雑音とビッ
ト反転エラーとを区別できるように構成したプロセサパ
スにおけるパリティチェック回路を提供することにある
。An object of the present invention is to receive a timing pulse from a timing pulse generation circuit, perform a parity check on a processor bus, and further perform a secondary parity check using a timing pulse with a timing different from the above to determine the occurrence of a parity error. The object of the present invention is to provide a parity check circuit in a processor path which is configured to eliminate the above drawbacks and distinguish between noise and bit inversion errors.

（問題点を解決するための手段） 本発明によるプロセサパスにおけるパリティチェック回
路はタイミングパルス発生回路と、パリティ検査回路と
、２次パリティ検査回路と、パリティエラー判定回路と
を具備して構成したものである。(Means for Solving the Problems) A parity check circuit in a processor path according to the present invention includes a timing pulse generation circuit, a parity check circuit, a secondary parity check circuit, and a parity error determination circuit. be.

タイミングパルス発生回路は、プロセサパスのタイミン
グを発生するためのものでろる。The timing pulse generation circuit may be used to generate timing for the processor path.

パリティ検査回路は、タイミングパルス発生回路よりタ
イミングパルスを受取９、プロセサパスのパリティチェ
ックを行うためのものである。The parity check circuit receives timing pulses from the timing pulse generation circuit 9 and performs a parity check on the processor path.

２次パリティ検査回路は、パリティ検量回路が受取った
パルスのタイミングとは異なるタイミングを有するタイ
ミングパルスをタイミングパルス発生回路より受取り、
プロセサパスのパリティチェックを行う之めのものであ
る。The secondary parity check circuit receives a timing pulse having a timing different from the timing of the pulse received by the parity measurement circuit from the timing pulse generation circuit,
It is used to check the parity of the processor path.

パリティエラー判定回路は、パリティ検査回路および２
次パリティ検査回路よりパリティ検査結果を受取シ、パ
リティエラー発生の判定を行うためのものである。The parity error determination circuit includes a parity check circuit and two
This is for receiving the parity check result from the next parity check circuit and determining whether a parity error has occurred.

（実施例） 次に、本発明について図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.

第１図は、本発明によるプロセサパスニオケルパリティ
チェック回路の一実施例を示すブロック図である。第１
図において、１０はプロセサパス、２０はパリティ検査
回路、３０は２次パリティ検査回路、４０はタイミング
パルス発生回路、５０はパリティエラー判定回路である
。FIG. 1 is a block diagram illustrating one embodiment of a processor pass Niochel parity check circuit according to the present invention. 1st
In the figure, 10 is a processor path, 20 is a parity check circuit, 30 is a secondary parity check circuit, 40 is a timing pulse generation circuit, and 50 is a parity error determination circuit.

第１図において、プロセサパスｌＯはパリティ検査回路
２０と２次パリティ検査回路３０とに接続され、パリテ
ィエラー発生の有無を検査する。In FIG. 1, a processor path IO is connected to a parity check circuit 20 and a secondary parity check circuit 30 to check for the occurrence of a parity error.

タイミングパルス発生回路４０はパリティ検査回路２０
と２次パリティ検査回路３０とに対して相異なるタイミ
ングのタイミングパルスを送出する。The timing pulse generation circuit 40 is the parity check circuit 20
and the secondary parity check circuit 30, timing pulses at different timings are sent to the secondary parity check circuit 30 and the secondary parity check circuit 30.

パリティ検査回路２０と２次パリティ検査回路３０とは
、タイミングパルス発生回路４０より受取ったタイミン
グパルスをもとに、プロセサパスｌＯのパリティエラー
を検青し、その検査結果をパリティエラー判定回路５０
に送出する。The parity check circuit 20 and the secondary parity check circuit 30 check the parity error of the processor path IO based on the timing pulse received from the timing pulse generation circuit 40, and send the check result to the parity error judgment circuit 50.
Send to.

パリティエラー判定回路５０は、パリティ検量回路２０
、および２次パリティ検査回路３０より検査結来を受取
り、検量結果がともにエラーである場合にはパリティエ
ラーが発生したものと判定する。片方のみの検査結果か
エラーまたは両方の検査結果がともにエラーではない場
合には、パリティエラーが発生していないものと判定す
る。The parity error determination circuit 50 includes the parity calibration circuit 20
, and the secondary parity check circuit 30, and if both of the calibration results are errors, it is determined that a parity error has occurred. If only one test result is an error or both test results are not an error, it is determined that no parity error has occurred.

（発明の効果） 以上説明したように本発明は、タイミングパルス発生回
路およびタイミングパルス発生回路からパリティ検査回
路によりタイミングパルスヲ受取ってプロセサパスのパ
リティチェックを行い、パリティ検査回路が受取ったパ
ルスとは異なるタイミングのタイミングパルスをタイミ
ングパルス発生回路より２次パリティ検査回路で受取っ
てプロセサパスのパリティチェックを実施し、パリティ
検査回路および２次パリティ検査回路によりパリティエ
ラー判定回路でパリティ検査結果を受取ってパリティエ
ラー発生を判定することにより、偶発的に発生したプロ
セサパス上の雑音によるパリティエラーと、上記雑音と
は無関係な静的な１と０とが反転しているビット反転に
よるパリティエラーとを容易に区別できるという効果が
ある。(Effects of the Invention) As explained above, the present invention has a timing pulse generation circuit and a parity check circuit that receives a timing pulse from the timing pulse generation circuit and performs a parity check on a processor path, and that the timing pulse is different from the pulse received by the parity check circuit. The secondary parity check circuit receives the timing pulse from the timing pulse generation circuit to perform a parity check on the processor path, and the parity check result is received by the parity error determination circuit using the parity check circuit and the secondary parity check circuit to generate a parity error. By determining this, it is possible to easily distinguish between parity errors due to noise that occurs accidentally on the processor path, and parity errors due to bit inversion, where static 1s and 0s are inverted, unrelated to the noise. effective.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明によるプロセサパスにおけるパリティ
チェック回路の一実施例を示すブロック図である。 ｌＯ・・・プロセサパス ２０・・・パリティ検査回路FIG. 1 is a block diagram showing one embodiment of a parity check circuit in a processor path according to the present invention. lO... Processor path 20... Parity check circuit

Claims (1)

【特許請求の範囲】[Claims] プロセサバスのタイミングを発生するためのタイミング
パルス発生回路と、前記タイミングパルス発生回路より
前記タイミングパルスを受取り、前記プロセサバスのパ
リテイチェックを行うためのパリテイ検査回路と、前記
パリテイ検査回路が受取つたパルスのタイミングとは異
なるタイミングを有するタイミングパルスを前記タイミ
ングパルス発生回路より受取り、前記プロセサバスのパ
リテイチェックを行うための２次パリテイ検査回路と、
前記パリテイ検査回路および前記２次パリテイ検査回路
よりパリテイ検査結果を受取り、パリテイエラー発生の
判定を行うためのパリテイエラー判定回路とを具備して
構成したことを特徴とするプロセサバスにおけるパリテ
イチェック回路。a timing pulse generation circuit for generating timing of a processor bus; a parity check circuit for receiving the timing pulse from the timing pulse generation circuit and performing a parity check of the processor bus; a secondary parity check circuit for receiving a timing pulse having a timing different from that of the pulse from the timing pulse generation circuit and performing a parity check on the processor bus;
A parity check circuit in a processor bus, comprising: a parity check circuit for receiving parity check results from the parity check circuit and the secondary parity check circuit and determining whether a parity error has occurred. check circuit.