JPS63106838A - Data buffer check circuit - Google Patents

Abstract

PURPOSE:To specify a faulty LSI as one LSI by adding a check data forming circuit and a check circuit so as to limit the fault effect range at a fault. CONSTITUTION:A check data switching circuit 11 generating data added with a parity check bit to an LSI and changing the added data with data at time of data processing operation and sending the data when a data buffer circuit is idle, and a check circuit 14 applying parity check to the data inputted at idle operation at each LSI unit are provided. The check circuit 14 receives an output of a changeover circuit 11 to apply parity check and the output is made effective only at idle operation by using a signal from an idle detection circuit 13. A fault at idle operation is detected by the check circuit 14 to specify a faulty LSI.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理装置のデータバッファ回路、さらに詳
しく云えは当該回路において、データをチェックする回
路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a data buffer circuit of an information processing device, and more specifically, to a circuit for checking data in the circuit.

（従来の技術） 従来この種のデータバッファ回路は、例えばデータ幅８
ビツト、パリティビット１ビツトを１バイトとし、これ
を４バイトのデータで入出力する回路が知られている。(Prior Art) Conventionally, this type of data buffer circuit has a data width of 8, for example.
Bits and parity bits A circuit is known in which one bit constitutes one byte, and this is input/output as 4-byte data.

当該回路の４バイトのデータはビットスライスされＬＳ
Ｉに分割されるが処理回路の説明の都合で、９ケのＬＳ
Ｉに分割した場会について説明する。The 4-byte data of the circuit is bit sliced and sent to LS
Although it is divided into 9 LS for convenience of explanation of the processing circuit.
I will explain the scene divided into I.

これによれば第３図に示すように各バイトのデータ０ビ
ツト目がＬＳＩ＄１、データ１ビツト目がＬＳ　ｌ−１
４＝２、・・・・・・というようにビットスライスされ
て入力されることになる。According to this, as shown in FIG. 3, the 0th data bit of each byte is LSI$1, and the 1st data bit is LS1-1.
It is bit-sliced and input as 4=2, . . . .

（発明が解決し、ようとする問題点） 上記従来例のデータチェック方法は一旦、ＬＳＩ＃１．
＄２・・・・・・に分割したデータを各ＬＳＩでデータ
処理し、各ピッｔ’ｆ−再びバイト単位に集めたのちに
パリティチェックする必要があった。(Problems to be Solved and Attempted by the Invention) The data check method of the above conventional example is based on the LSI #1.
It was necessary to process the data divided into $2.

しかし、後続する回路の都合や％Ｌ　Ｓ　Ｉ実装上また
は回路集積度、入出力ピン制約の関係でパリティチェッ
クする回路金持つことができなかったり、また、パリテ
ィチェック回路が存在していたとしてもエラー全検出し
た場合の障害対象ＬＳＩ数が上記例の８９．９個のＬＳ
Ｉとなり障害修復の際、問題となっていた。However, due to the circumstances of the subsequent circuit, %LSI implementation, circuit density, and input/output pin constraints, it may not be possible to have circuitry for parity checking, or even if a parity check circuit exists, When all errors are detected, the number of failed LSIs is 89.9 in the above example.
This caused a problem when repairing the problem.

一方、上記ビットスライス方式全採用しない場合はＬＳ
Ｉ品種全９種とすれはよいが、種類全増加させると他の
問題の発生が予想され、良好な解決策がなかつ友。On the other hand, if not all of the above bit slicing methods are adopted, LS
Although it is good to have a total of 9 varieties, if we increase the number of varieties, other problems are expected to occur, and there is no good solution yet.

本発明の目的はデータ全ビットスライスして入力する同
−品種の複数個のＬ　Ｓ　Ｉで回路金倉んで構成するデ
ータバッファ回路において、障害が発生した場合、障害
Ｌ　Ｓ　ｆを特定することができるデータバッファチェ
ック回路を提供することにある。An object of the present invention is to be able to identify the faulty LSI when a fault occurs in a data buffer circuit configured by a plurality of LSIs of the same type that input data by slicing all bits. An object of the present invention is to provide a data buffer check circuit.

（問題点を解決するための手段） 前記目的を達成するために本発明によるデータバッファ
チェック回路はデータをビットスライスして入力する同
一品種複数個のＬＳＩで回路を構成した情報処理装置の
データバッファ回路におけるデータバッファチェック回
路において、前記Ｌ　Ｓ　Ｉに対しパリティチェックビ
ットを付加したデータを作成し、当該データバッファ回
路の空き動作時に、データ処理動作時データと切換えて
送出するチェックデータ切換回路と、Ｌ　Ｓ　Ｉ単位ご
とに空き動作時に入力するデータをパリティチェックす
るチェック回路とから構成しである。(Means for Solving the Problems) In order to achieve the above object, the data buffer check circuit according to the present invention is a data buffer check circuit of an information processing device in which the circuit is constituted by a plurality of LSIs of the same type that bit-slice and input data. A check data switching circuit that creates data with a parity check bit added to the LSI in a data buffer check circuit in the circuit, and switches and transmits data during data processing operation when the data buffer circuit is in idle operation; It consists of a check circuit that checks the parity of data input during idle operation for each LSI unit.

（実　施　例） 以下、本発明について図面を参照して説明する。(Example) Hereinafter, the present invention will be explained with reference to the drawings.

第１図は本発明によるデータバッファチェック回路の第
１Ｉ７）実施例を示すＪ、　Ｓ　Ｉのブロック図である
。FIG. 1 is a block diagram of J and SI showing a first embodiment of a data buffer check circuit according to the present invention.

第１の実施例ではＬ　Ｓ　Ｉの内部でチェックデータの
発生およびチェックを行う。In the first embodiment, check data is generated and checked inside the LSI.

データ入力端子１（）】から入力され、ビットスライス
されたデータ処理動作時のデータは切換回路１１１Ｃ入
力される。Data input terminal 1()] and bit-sliced data during data processing operation are input to the switching circuit 111C.

切換回路１１は、前記データとチェックデータ作成回路
１２からの出力全切換える。チェックデータ作成回路１
２はパリティ付きデータを発生する回路である。The switching circuit 11 switches all the outputs from the data and check data creation circuit 12. Check data creation circuit 1
2 is a circuit that generates data with parity.

空き動作検出回路１３は、孕き動作時を検出したときチ
ェックデータ作成回路出力側全選択するよう切換回路１
１’ｉ制御する。チェック回路１４は切換回路１１の出
力を入力し、パリティチェックし、その出力を孕き動作
検出回路１３からの信号により空き動作時のみ有効とす
る。The idle operation detection circuit 13 switches the switching circuit 1 to select all output sides of the check data creation circuit when detecting the pregnant operation.
1'i control. The check circuit 14 inputs the output of the switching circuit 11, performs a parity check, and makes the output valid only during idle operation according to a signal from the pregnant operation detection circuit 13.

データ処理回路１５はビットスライスされたデータ全入
力しデータ処理金する。この場合、データ処理回路１５
が空き動作時のパリティ付きデータを処理し、その結果
がパリティチェック可能なデータとなるように構成され
ていればデータ処理回路１５の出力をチェック回路へ接
続しチェック回路１４でチェック全行うようにすること
もできる。The data processing circuit 15 receives all bit-sliced data and processes the data. In this case, the data processing circuit 15
If the data processing circuit 15 is configured to process data with parity during idle operation and the result becomes data that can be checked for parity, the output of the data processing circuit 15 is connected to the check circuit, and the check circuit 14 performs all checks. You can also.

空き動作時の障害はチェック回路１４によつ一汽一 て検出され、障害Ｌ　Ｓ　Ｉを特定することができる。Failure during idle operation is detected by the check circuit 14. The failure LSI can be detected and identified.

またデータ処理動作時の障害は、その障害が固定してい
れば、その後の空き動作時に、チェック回路１４によっ
て検出され障害Ｔ、　Ｓ　Ｔ　２指摘することができる
。Furthermore, if a fault during a data processing operation is fixed, it can be detected by the check circuit 14 during a subsequent idle operation, and the fault T, ST2 can be pointed out.

第２図は本発明の第２の実施例を示すブロック図である
。FIG. 2 is a block diagram showing a second embodiment of the invention.

第１図の切換回路１】、チェックデータ作成回路１２．
および空き動作検出回路１３を第２図のチェックデータ
切換回路３１，３２．３３内にそれぞれ内蔵したもので
ある。Switching circuit 1 in FIG. 1], check data creation circuit 12.
and an idle operation detection circuit 13 are built into the check data switching circuits 31, 32, and 33 shown in FIG. 2, respectively.

データ送出回路３はビットスライス切換回路３０および
チェックデータ切換回路３１，３２゜３３により構成さ
れており、当該データ送出回路３は空き動作時を検出し
ＬＳＩ回路群２の各ＬＳＪ回路ブロック２１，２２．２
３に対応したチェックデータ？作成し送出する。The data sending circuit 3 is composed of a bit slice switching circuit 30 and check data switching circuits 31, 32, 33, and the data sending circuit 3 detects idle operation and switches each LSJ circuit block 21, 22 of the LSI circuit group 2. .2
Check data corresponding to 3? Create and send.

ＬＳＩ回路ブロック２１，２２．２３は孕き動作時のバ
リテイチェック金行いエラー全報告する。The LSI circuit blocks 21, 22, and 23 perform a validity check and report all errors during the pregnant operation.

（発明の効果） 以上、説明したように本発明はデータをビットスライス
して入力する同一品種複数個のＬＳＩで回路を構成する
データバッファ回路において、チェックデータ作成回路
とチェック回路を付加することにより障害時の障害波及
範囲を抑制し、障害ＬＳＩ回路群ケに特定できる効果が
ある。(Effects of the Invention) As explained above, the present invention is achieved by adding a check data creation circuit and a check circuit to a data buffer circuit constituted by a plurality of LSIs of the same type that bit-slice and input data. This has the effect of suppressing the scope of the fault in the event of a fault and being able to identify the faulty LSI circuit group.

マタ、装置のスタンバイ状態では、窒き動作として常に
チェックされるという効果もある。Another effect is that when the device is in standby mode, it is constantly checked as a stalling operation.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明によるデータバッファチェック回路の第
１の冥施例會示すＬＳＩのブロック図である。 第２図は本発明によるデータバッファチェック回路の第
２の笑施例を示すブロック図である。 第３図は４バイトのパリティ付きデータ全ビットスライ
スして９ケの１，８１−＄１．＄２．・・・・・・＃９
に分割した例を示す図である。 １・・・ＬＳＩ回路ブロック ２・・・ＬＳＩ回路群　　３・・・データ送出回路１１
・・・切換回路 １２・・・チェックデータ作成回路 １３・・・空き動作検出回路 １４・・・チェック回路 １５・・・データ処理回路FIG. 1 is a block diagram of an LSI showing a first implementation example of a data buffer check circuit according to the present invention. FIG. 2 is a block diagram showing a second embodiment of the data buffer check circuit according to the present invention. In Figure 3, all bits of 4-byte parity data are sliced into 9 pieces of 1,81-$1. $2.・・・・・・＃9
FIG. 1...LSI circuit block 2...LSI circuit group 3...Data sending circuit 11
...Switching circuit 12...Check data creation circuit 13...Empty operation detection circuit 14...Check circuit 15...Data processing circuit

Claims (1)

【特許請求の範囲】[Claims] データをビットスライスして入力する同一品種複数個の
ＬＳＩで回路を構成した情報処理装置のデータバッファ
回路におけるデータバッファチェック回路において、前
記ＬＳＩに対しパリティチェックビットを付加したデー
タを作成し、当該データバッファ回路の空き動作時に、
データ処理動作時データと切換えて送出するチェックデ
ータ切換回路と、ＬＳＩ単位ごとに空き動作時に入力す
るデータをパリティチェックするチェック回路とから構
成したことを特徴とするデータバッファチェック回路。In a data buffer check circuit in a data buffer circuit of an information processing device configured with a plurality of LSIs of the same type that bit-slice and input data, data is created by adding a parity check bit to the LSI, and the data is When the buffer circuit is idle,
A data buffer check circuit comprising: a check data switching circuit that switches and transmits data during a data processing operation; and a check circuit that performs a parity check on data input during idle operation for each LSI unit.