JPS61160148A - Process data input/output device - Google Patents

Abstract

PURPOSE:To execute more precise parity check by transferring data to both input and output substrates and executing parity check by a parity checker included in a controller. CONSTITUTION:An address driver 4 and a data transceiver 5 execute output addresses and transfer data to the input and output substrates 2, 3. When data are to be transferred to the input substrate 2 in a parity checking method to be used as a diagnosis function, a parity bit which is an output from an parity generator 6b in accordance with data obtained from a plant is checked by the parity checker 7a included in the controller 1. On the other hand, data transfer to the output substrate 3, a parity bit based upon the data obtained from the data receiver 11 is formed by a parity generator 6c and outputted to the controller 1 and its parity check is executed by the parity checker 7a in the controller 1. Thus, both the data transfer to the input and output substrates 2, 3 are parity-checked in the controller 1 and the result is sent to a trouble shooting circuit 8 to execute error processing.

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明はプラントとのデータ交換を行なうためのプロセ
スデータ入出力装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a process data input/output device for exchanging data with a plant.

［発明の技術的背景とその間厘点コ 一般に、プロセスデータ入出力装置は第２図に示すよう
にコントローラ１．入力基板２および出力基板３より構
成される。[Technical Background of the Invention and Its Operations] In general, a process data input/output device is a controller 1, as shown in FIG. It is composed of an input board 2 and an output board 3.

コントローラ１は上位計算機とのインタフェース機能や
入出力基板２，３とのデータ編集・転送機能をもち、入
力基板２はプラントからのデータ入力を行ない、出力基
板３はプラントへのデータ出力を行なうプラントとのイ
ンターフェース部である。The controller 1 has an interface function with the host computer and a data editing/transfer function with the input/output boards 2 and 3. The input board 2 inputs data from the plant, and the output board 3 outputs data to the plant. This is the interface section with the

通常、コントローラ１と入出力基板２，３とのデータ転
送は転送効率上、複数バイト単位のパラレル方式で行な
われる。このデータ転送の際の信頼性確保のため１診断
機能としてデータビットにパリティビットが付加されパ
リティチェックが行なわれる。Normally, data transfer between the controller 1 and the input/output boards 2 and 3 is performed in parallel in units of multiple bytes for the sake of transfer efficiency. In order to ensure reliability during this data transfer, a parity bit is added to the data bits to perform a parity check as one diagnostic function.

第３図にそのパリティチェックに着目したプロセスデー
タ入出力装置を示す、アドレスドライバー４より入出力
基板２，３に対し、アドレスがアドレスバスａ上に出力
される。入力基板２はデコーダ９ａによりアドレスをデ
コードし１選択されたならば、データドライバ１０を介
してプラントからのデータをデータバスｂ上に出力する
。すると、コントローラ１はこのデータをデータトラン
シーバ５により内部に取り込む、出力基板３も同様にデ
コーダ９ｂにより選択されたことを検出し、コントロー
ラ１内のデータトランシーバ５よりデータバスｂ上に出
力されたデータを、データレシーバ１１により取り込み
、プラントへの出力データとする。FIG. 3 shows a process data input/output device focusing on the parity check. An address driver 4 outputs an address to the input/output boards 2 and 3 onto an address bus a. The input board 2 decodes the address by the decoder 9a, and if 1 is selected, outputs the data from the plant onto the data bus b via the data driver 10. Then, the controller 1 takes in this data internally using the data transceiver 5, detects that the output board 3 is also selected by the decoder 9b, and receives the data output from the data transceiver 5 in the controller 1 onto the data bus b. is captured by the data receiver 11 and used as output data to the plant.

この動作において、パリティチェックは以下のように行
なわれる。すなわち、入力基板２とのデータ転送におい
ては、入力基板２内のパリティジェネレータ６ｂでプラ
ントからのデータに応じたパリティビットを生成し、パ
リティビット信号線Ｃを介してコントローラ１のパリテ
ィチェッカー７ａに送る。コントローラ１はこのパリテ
ィビットを基にデータトランシーバ５より取り込んだプ
ラントデータをチェックし、エラーを検出すれば、それ
を故障診断回路８に出力し、再度読出し等のエラー処理
を行なう。また、出力基板３とのデータ転送においては
データバスｂ上からデータレシーバ１１を介して入力さ
れたデータとコントローラ１内のパリティジェネレータ
６ａからのパリティビットをパリティチェッカー７ｂで
チェックし、その結果をパリティエラー信号線ｄ上に出
力し、エラーを検出した場合はコントローラ１内の故障
診断回路８で書込みパルスを禁止する等のエラー処理を
行なう。In this operation, parity check is performed as follows. That is, in data transfer with the input board 2, a parity generator 6b in the input board 2 generates a parity bit according to data from the plant, and sends it to the parity checker 7a of the controller 1 via the parity bit signal line C. . The controller 1 checks the plant data taken in from the data transceiver 5 based on this parity bit, and if an error is detected, it outputs it to the fault diagnosis circuit 8 and performs error processing such as re-reading. In addition, in data transfer with the output board 3, a parity checker 7b checks the data input from the data bus b via the data receiver 11 and the parity bit from the parity generator 6a in the controller 1, and uses the result as a parity checker 7b. The signal is output on the error signal line d, and if an error is detected, the fault diagnosis circuit 8 in the controller 1 performs error processing such as prohibiting write pulses.

上記構成において、パリティチェック機能の故障は誤入
力、誤出力につながり、システム動作上。In the above configuration, failure of the parity check function will lead to incorrect input and output, which will affect system operation.

多大な影響を及ぼす問題点がある０例えば、出力基板３
内のパリティチェッカー７ｂは複数枚の出力基板に構成
するため、ワイアードオアで接続されるのが普通であり
、そのためのオープンコレクタ素子のオープンモードで
の故障は正常を示す側となり誤出力につながるものとな
る。For example, the output board 3
Since the parity checker 7b is configured on multiple output boards, it is normally connected by wired-or, and therefore, a failure of the open collector element in open mode will indicate normality and lead to incorrect output. becomes.

［発明の目的］ 本発明は上記問題点を解決し、信頼性の高いプロセスデ
ータ入出力装置の提供を目的とする。[Object of the Invention] An object of the present invention is to solve the above problems and provide a highly reliable process data input/output device.

［発明の概要］ 本発明は出力基板内に入力基板と同様のパリティジェネ
レータを、コントローラには入出力基板からのパリティ
ビットをチェックするパリティチェッカーを設け、入力
基板、出力基板両者のデータ転送共にコントローラ内の
パリティチェッカーでパリティチェックを行なうように
したものである。[Summary of the Invention] The present invention includes a parity generator similar to that of the input board in the output board, and a parity checker for checking the parity bit from the input/output board in the controller. The parity check is performed using the internal parity checker.

［発明の実施例コ 第１図は本発明の一実施例に係るプロセスデータ入出力
装置の構成図を示したものである。Embodiment of the Invention FIG. 1 shows a block diagram of a process data input/output device according to an embodiment of the invention.

コントローラ１にはアドレスを出力するアドレスドライ
バ４、入出力基板２，３とのデータ転送を行なうデータ
トランシーバ５．入出力基板２，３との転送データとパ
リティビットをチェックするためのパリティチェッカー
７ａおよびパリティチェッカー７ａの出力により故障処
理を行なう故障診断回路８より成る。一方、入力基板２
はアドレスバスａからのアドレスをデコードし、選択さ
れたか否かを検出するためのデコーダ９ａ、データバス
ｂ上にプラントからのデータを出力するためのデータド
ライバー１０およびプラントからのデータに応じたパリ
ティビットを生成するパリティジェネレータ６ｂより成
る。また、出力基板３はアドレスバスａからのアドレス
をデコードし、選択されたが否かを検出するためのデコ
ーダ９ｂ、コントローラ１からのデータを入力し、プラ
ントへ出力するためのデータレシーバ１１およびデータ
レシーバ１１の出力データによりパリティビットを生成
し、パリティビット信号線Ｃ上に出力するパリティジェ
ネレータ６ｃより構成される。The controller 1 includes an address driver 4 that outputs addresses, and a data transceiver 5 that transfers data with the input/output boards 2 and 3. It consists of a parity checker 7a for checking data transferred to and from the input/output boards 2 and 3 and parity bits, and a failure diagnosis circuit 8 for performing failure processing based on the output of the parity checker 7a. On the other hand, input board 2
a decoder 9a for decoding the address from the address bus a and detecting whether it has been selected; a data driver 10 for outputting data from the plant onto the data bus b; and a parity according to the data from the plant. It consists of a parity generator 6b that generates bits. The output board 3 also includes a decoder 9b for decoding the address from the address bus a and detecting whether it has been selected, a data receiver 11 for inputting data from the controller 1, and outputting the data to the plant. It is composed of a parity generator 6c that generates a parity bit based on the output data of the receiver 11 and outputs it onto the parity bit signal line C.

第１図において、アドレスドライバー４とデータトラン
シーバ５の機能は第３図の従来装置と同様に入出力基板
２，３ヘアドレス出力およびデータ転送を行なうことで
ある０診断機能としてのパリティチェック方法は、入力
基板２とのデータ転送においては従来と同様、プラント
からのデータに応じたパリティジェネレータ６ｂの出力
であるパリティビットをコントローラ１内のパリティチ
ェッカー７ａでチェックする。一方、出力基板３とのデ
ータ転送においては、データレシーバ１１からのデータ
に基づいたパリティビットをバリティジェネレータロｃ
で生成して、コントローラ１に出力し、従来出力基板３
内で行なっていたパリティチェックを入力基板２の場合
と同様、コントローラ１内のパリティチェッカー７ａで
行なうようにする。In FIG. 1, the function of the address driver 4 and data transceiver 5 is to output addresses and transfer data to the input/output boards 2 and 3 in the same way as the conventional device shown in FIG. 3.0 The parity check method as a diagnostic function is In the data transfer with the input board 2, the parity checker 7a in the controller 1 checks the parity bit which is the output of the parity generator 6b according to the data from the plant, as in the conventional case. On the other hand, in data transfer with the output board 3, the parity bit based on the data from the data receiver 11 is transferred to the parity generator rotor.
, output it to the controller 1, and output it to the conventional output board 3.
As in the case of the input board 2, the parity check that was previously performed within the controller 1 is now performed by the parity checker 7a within the controller 1.

このように１本実施例では入出力基板２，３の転送共に
、パリティチェックをコントローラ１内で行ない、その
結果を故障診断回路８に送り、エラー処理を行なうよう
に構成している。この構成により、出力基板３内におけ
るパリティチェック機能の正常、異常をコントローラ１
で検出できる。この結果、従来生じていた出力基板３内
のパリティチェッカーに起因するプラントへの誤出力等
を未然に防止することができる。また、コントローラ１
がマイクロプロセッサ等で構成された場合は、自己診断
機能を有するので１本実施例のように構成することによ
り、プロセスデータ入出力装置の診断機能として重要な
パリティチェッカーの自己診断をコントローラ１内で行
なうことができ、しかもそれは１ケ所についてのみ行な
えばよいので、信頼性を格段に向上させることができる
。As described above, in this embodiment, the parity check is performed within the controller 1 during both the transfer of the input/output boards 2 and 3, and the result is sent to the failure diagnosis circuit 8 for error processing. With this configuration, the controller 1 can check whether the parity check function in the output board 3 is normal or abnormal.
It can be detected by As a result, it is possible to prevent erroneous output to the plant caused by the parity checker in the output board 3, which conventionally occurs. Also, controller 1
If the controller is configured with a microprocessor or the like, it has a self-diagnosis function, so by configuring it as in this embodiment, the self-diagnosis of the parity checker, which is important as a diagnostic function of the process data input/output device, can be performed within the controller 1. Moreover, since it only needs to be done at one location, reliability can be greatly improved.

尚、入出力基板２．３内のコントローラ１とのインタフ
ェース回路すなわちデコーダ９ａ　、　９ｂと、パリテ
ィジェネレータ６ｂ　、　６ｃは共通の回路になるので
、ゲートオアし、ハイブリッドＩＣ等の標準回路を使用
することができ、コンパクトな入出力基板とすることが
できる。Incidentally, since the interface circuit with the controller 1 in the input/output board 2.3, that is, the decoders 9a, 9b and the parity generators 6b, 6c, is a common circuit, it is possible to gate-OR and use a standard circuit such as a hybrid IC. This makes it possible to create a compact input/output board.

［発明の効果］ 以上説明したように本発明によれば、パリティチェッカ
ーをコントローラ内の１ケ所に置くことにより、より正
確なパリティチェックを行なうことができる。この結果
、信頼性の高いプロセスデータ入出力装置が得られるよ
うになる。[Effects of the Invention] As described above, according to the present invention, by placing the parity checker at one location within the controller, more accurate parity checks can be performed. As a result, a highly reliable process data input/output device can be obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例に係るプロセスデータ入出力
装置の構成図、第２図は一般的なプロセスデータ入出力
装置の概要図、第３図は従来のプロセスデータ入出力装
置の構成図である。 ■・・・コントローラ、２・・・入力基板、３・・・出
力基板、４・・・アドレスドライバ、５・・・データト
ランシーバ、６・・・パリティジェネレータ、７・・・
パリティチェッカー、８・・・故障診断回路。 ９・・・デコーダ、　１０・・・データドライバ、１１
・・・データレシーバ。 （７３１７）　　代理人　弁理士　則　近　　憲　佑（
ほか１名） 第１図 第２図 Ｌ−−＋＋＋　　−−−−−−−−−Ｊ第３図FIG. 1 is a configuration diagram of a process data input/output device according to an embodiment of the present invention, FIG. 2 is a schematic diagram of a general process data input/output device, and FIG. 3 is a configuration diagram of a conventional process data input/output device. It is a diagram. ■... Controller, 2... Input board, 3... Output board, 4... Address driver, 5... Data transceiver, 6... Parity generator, 7...
Parity checker, 8...fault diagnosis circuit. 9...Decoder, 10...Data driver, 11
...Data receiver. (7317) Agent: Patent Attorney Noriyuki Chika (
(and 1 other person) Figure 1 Figure 2 L--+++ ------J Figure 3

Claims (1)

【特許請求の範囲】[Claims] プロセスを制御するコントローラと、前記プロセスから
のデータを前記コントローラに入力する入力基板と、前
記コントローラからのデータを前記プロセスに出力する
出力基板とを備えるプロセスデータ入出力装置において
、前記入力基板には前記プロセスからの入力データを受
けてパリティビットを生成するパリティジェネレータを
設けると共に、前記出力基板には前記コントローラから
の出力データを受けてパリティビットを生成するパリテ
ィジェネレータを設け、前記コントローラにはこれらの
パリティジェネレータからのパリティビットを受けてチ
ェックするパリティチェッカーを設けて、前記入出力デ
ータのパリティチェックを前記コントローラ内で行なう
ことを特徴とするプロセスデータ入出力装置。In a process data input/output device comprising: a controller that controls a process; an input board that inputs data from the process to the controller; and an output board that outputs data from the controller to the process; A parity generator that receives input data from the process and generates parity bits is provided, and the output board is provided with a parity generator that receives output data from the controller and generates parity bits; A process data input/output device characterized in that a parity checker is provided to receive and check a parity bit from a parity generator, and the parity check of the input/output data is performed within the controller.