JPH01273450A - Test system for data error detecting circuit - Google Patents
Test system for data error detecting circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子回路、具体的にはデータ誤り検出回路の
試験方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a testing method for electronic circuits, specifically data error detection circuits.
データ処理においてデータ誤りを検出するのに使用され
るパリティチエツクは、所定の情報単位（例えばワード
等）毎に付加したパリティビットを用いて行われる。A parity check used to detect data errors in data processing is performed using parity bits added to each predetermined information unit (for example, word, etc.).
パリティチエツクのためのデータ誤り検出回路は、デー
タ送出側のパリティ付加回路と、データ受信側のパリテ
ィ確認回路とを有し、データ送出側において送出データ
にパリティビットを付加し、データ受信側においては、
その付加されたパリティビットを用いて、パリティ確認
回路によりデータ誤りが発生したのかどうかを確認する
ことによって、データ伝送の際に生じる可能性のある誤
りを検出する。The data error detection circuit for parity check has a parity adding circuit on the data sending side and a parity checking circuit on the data receiving side. ,
Using the added parity bit, a parity check circuit checks whether a data error has occurred, thereby detecting an error that may occur during data transmission.
例えば、偶数パリティの場合には、“ｌ”を表すピント
の数を常に偶数にするように検査用のパリティビットと
して“１”または１０″が付加され、受信側では、その
パリティビットを含めて“１”の数が偶数であるかどう
かを判断し、これによってデータの転送の際に生じるお
それのあるデータ誤りをチエツクすることができる。For example, in the case of even parity, "1" or "10" is added as a parity bit for checking so that the number of focus points representing "l" is always an even number, and on the receiving side, including that parity bit, It is determined whether the number of "1"s is an even number, and thereby it is possible to check for data errors that may occur during data transfer.
ところが、このようなデータ誤り検出回路は、それ自体
が正常に機能すれば、データ誤りを検出する手段として
データ伝送の品質維持に役立つけれども、万一、データ
誤り検出回路が誤動作を起こす状態にあれば、例えば、
データ誤りが発生しているにもかかわらず、誤りが発生
してい卒いと判断される場合もあるので、データ誤り検
出回路自体が正常に機能するかどうか、すなわち、実際
にデータ誤りがなければデータ誤りが発生していないこ
とを検出できる上、もし、仮に可能性として想定したデ
ータ伝送時のデータ誤りが現実に生じたときには、それ
を確実にパリティ確認回路でデータ誤りが発生したと検
出できるかどうかを、チエツクすることは、信幀性確保
の上で極めて重要である。However, if such a data error detection circuit itself functions normally, it is useful for maintaining the quality of data transmission as a means of detecting data errors, but in the unlikely event that the data error detection circuit malfunctions, For example,
Even though a data error has occurred, it may be determined that no error has occurred, so it is important to check whether the data error detection circuit itself is functioning normally, that is, if there is no data error, the data In addition to being able to detect that no errors have occurred, if a data error that was assumed to occur during data transmission actually occurs, can the parity check circuit reliably detect it as a data error? It is extremely important to check whether the information is correct or not in order to ensure credibility.
本発明の目的は、かかる点に着目し、実際に、データ誤
り検出回路のパリティ確認回路でデータ誤りを検出でき
ることを試験可能なデータ誤り検出回路試験方式を提供
することにある。An object of the present invention is to provide a data error detection circuit test method that can actually test whether a parity check circuit of a data error detection circuit can detect data errors.
本発明は、データ線におけるデータ誤りを検出する手段
として、データ送出側においてそのデータにパリティビ
ットを付加するパリティ付加回路と、データ受信側にお
いてその付加されたパリティビットを用いてデータ誤り
が発生したかどうかを確認するパリティ確認回路とを有
するデータ誤り検出回路のための試験方式でありで、パ
リティ付加回路内に、擬似的に誤りデータとするための
パリティを付加可能な手段を有しており、そのパリティ
付加手段により擬似的に誤りデータを送出し、データ受
信側においてその誤りを検出可能かどうかを試験するこ
とにより、データ誤り検出回路の試験を行うことを特徴
としている。As a means for detecting data errors on a data line, the present invention uses a parity adding circuit that adds a parity bit to the data on the data sending side, and uses the added parity bit on the data receiving side to detect when a data error occurs. This is a test method for a data error detection circuit that has a parity check circuit to check whether the data is correct or not, and the parity addition circuit has a means for adding parity to pseudo-erroneous data. , the data error detection circuit is tested by sending error data in a pseudo manner using the parity adding means and testing whether the error can be detected on the data receiving side.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.
第１図に示すように、本発明に従うデータ誤り検出回路
試験方式は、データ線３におけるデータ誤りを検出する
手段として、データ送出側に擬似的に誤りデータとする
ようなパリティを付加できるパリティ付加回路１と、・
データ受信側に付加されたパリティにてデータ誤りが発
生したかどうかを確認するパリティ確認回路２を有して
いる。As shown in FIG. 1, the data error detection circuit test method according to the present invention uses parity addition that can add parity to the data sending side to pseudo-error data as a means for detecting data errors in the data line 3. Circuit 1 and...
It has a parity check circuit 2 that checks whether a data error has occurred in the parity added to the data receiving side.
パリティ付加回路１は、データ送出側においてそのデー
タにパリティビットを付加する回路であるが、更にこれ
に加えて、擬似的に誤りデータとするようなパリティを
付加できる回路を内蔵するパリティ付加回路である。The parity addition circuit 1 is a circuit that adds a parity bit to the data on the data sending side, and in addition to this, it is a parity addition circuit that has a built-in circuit that can add parity to pseudo-error data. be.
パリティ付加回路１とパリティ確認回路２とは、データ
線３に接続されていると共に、ＣＰＵ４に接続される。The parity adding circuit 1 and the parity checking circuit 2 are connected to the data line 3 and also to the CPU 4.
上述の擬似的に誤りデータとするようなパリテ゛ イを
付加できる回路を内蔵するパリティ付加回路１は、デー
タ線３のデータに対して正しいパリティビットを付加す
るか、誤りデータとするようなパリティを付加するかを
、ＣＰＵ４の制御により実行し、パリティ確認回路２は
データ線３に付加されたパリティビットが正しいかどう
かを確認し、その結果はＣＰＵ４にて読み出し可能とな
っている。The parity addition circuit 1, which has a built-in circuit that can add parity to pseudo-error data, adds a correct parity bit to the data on the data line 3, or adds parity to the data to make it error data. The parity checking circuit 2 checks whether the parity bit added to the data line 3 is correct, and the result can be read by the CPU 4.
パリティ付加回路１における上述の付加処理は、例えば
既述した偶数パリティの場合にありでは、′ｌ”の数が
常に偶数となるように“ｌ”または“０”を付加するこ
とによって正しいパリティビットをデータに付加するこ
とができ、一方、誤りデータとなるようにするときは、
′１″の数を奇数とするよう“１”、“０”を付加する
ことによって行うことができ、ＣＰＵ４はパリティ付加
回路ｌをしてこれらのいずれの付加処理を行わせるかを
制御する。The above-mentioned addition processing in the parity addition circuit 1 is performed, for example, in the case of even parity as described above, by adding "l" or "0" so that the number of "l" is always an even number, thereby correcting the parity bit. can be added to the data, and on the other hand, when making it erroneous data,
This can be done by adding "1" and "0" so that the number of "1"s is an odd number, and the CPU 4 controls which of these addition processes is performed by the parity addition circuit 1.
このように、データ線３におけるデータ誤りを検出する
手段として、データ送出側にてそのデータにパリティビ
ットを付加するパリティ付加回路ｌと、データ受信側に
て付加されたパリティビットを用いてデータ誤りが発生
したかどうかを確認するパリティ確認回路２を有するデ
ータ誤り検出回路において、パリティ付加回路１内に擬
似的に誤りデータとするようなパリティを付加できる回
路を有することにより、擬似的に誤りデータを送出し、
データ受信側にてその誤りを検出可能かどうかを試験す
ることにより、データ誤り検出回路の試験を行う。In this way, as means for detecting data errors on the data line 3, the parity adding circuit l adds a parity bit to the data on the data sending side, and the parity bit added on the data receiving side is used to detect data errors. In a data error detection circuit having a parity check circuit 2 for checking whether a error has occurred, the parity addition circuit 1 includes a circuit that can add parity to pseudo-erroneous data. send out,
The data error detection circuit is tested by testing whether the error can be detected on the data receiving side.
前記構成において、データ誤り検出回路の試験は、次の
ようにして行うことができる。In the above configuration, the data error detection circuit can be tested as follows.
まず、ＣＰＵ４が、誤りデータとなるようなパリティビ
ットを付加するようにパリティ付加回路１を制御した後
、パリティ確認回路２のパリティ確認結果を読み出し、
誤りデータとなったことを確認する。次に、正しいパリ
ティビットを付加するようにパリティ付加回路１を制御
した後、パリティ確認回路２のパリティ確認結果を読み
出し、正しくパリティビットが付加されたことを確認す
る０以上によりパリティ付加回路及びパリティ確認回路
を含むデータ誤り検出回路の試験が実行される。First, the CPU 4 controls the parity addition circuit 1 to add parity bits that would result in erroneous data, and then reads out the parity confirmation result from the parity confirmation circuit 2.
Confirm that the data is incorrect. Next, after controlling the parity addition circuit 1 to add the correct parity bit, the parity confirmation result of the parity confirmation circuit 2 is read out, and the parity addition circuit and the parity A test of the data error detection circuit including the verification circuit is performed.
このようにして、データ誤り検出回路の機能が所期のも
のかどうかを容易にチエツクすることができる。In this way, it is possible to easily check whether the data error detection circuit is functioning as expected.
パリティ付加回路によって、上述のように擬似的に誤り
データとするようなパリティを付加することができない
ときは、単に、パリティ確認回路でデータ誤りを検出し
ないことがチエツクできるに留まる。When the parity adding circuit cannot add parity that makes the data pseudo-erroneous as described above, the parity checking circuit can simply check that no data errors are detected.
すなわち、従来のデータ誤り検出回路においては、パリ
ティ付加回路内に擬似的に誤りデータとするようなパリ
ティを付加できる回路を含んでいなかったために、デー
タ誤り検出回路の機能チエツクのためこれを試験しよう
とする場合でも、その場合、パリティ確認回路でデータ
誤りを検出しないことしか試験できなかったのに対し、
つまり、換言すれば、従来でのデータ誤り検出回路試験
方式においては、パリティ付加回路内に擬似的に誤りデ
ータとするようなパリティを付加できる回路を含んでい
ないために、データ誤り検出回路を試験時にパリティ確
認回路でデータ誤りを検出することを試験できないのに
対し、前記構成の場合は、パリティ確認回路２でデータ
誤りを検出することを試験することができ、しかもこれ
を容易、確実に行え、信転性確保向上に寄与できる。In other words, in conventional data error detection circuits, the parity addition circuit did not include a circuit that could add parity to pseudo-erroneous data, so this was tested to check the functionality of the data error detection circuit. Even if you try to do so, in that case you could only test that the parity check circuit does not detect data errors;
In other words, in the conventional data error detection circuit testing method, the data error detection circuit is tested because the parity addition circuit does not include a circuit that can add parity that pseudo-errors data. While sometimes it is not possible to test whether the parity check circuit 2 detects data errors, in the case of the above configuration, it is possible to test whether the parity check circuit 2 detects data errors, and this can be done easily and reliably. , can contribute to improving credibility.
以上説明したように、本発明によれば、データ誤り検出
回路のパリティ付加回路に擬似的に誤りデータとするよ
うなパリティを付加できる手段を持つことにより、デー
タ誤り検出回路の試験時にパリティ確認回路でデータ誤
りを検出できることを試験可能にするという効果がある
。As explained above, according to the present invention, by having a means for adding parity to the parity adding circuit of the data error detection circuit to make it pseudo error data, the parity checking circuit can be used when testing the data error detection circuit. This has the effect of making it possible to test whether data errors can be detected.
第１図は本発明の一実施例のブロック図である。 １・・・・・パリティ付加回路 ２・・・・・パリティ確認回路 ３・・・・・データ線 ４・・・・・ＣＰＵ FIG. 1 is a block diagram of one embodiment of the present invention. 1...Parity addition circuit 2...Parity check circuit 3...Data line 4...CPU
Claims (1)
て、データ送出側においてそのデータにパリテイビット
を付加するパリテイ付加回路と、データ受信側において
その付加されたパリテイビットを用いてデータ誤りが発
生したかどうかを確認するパリテイ確認回路とを有する
データ誤り検出回路のための試験方式であって、 パリテイ付加回路内に、擬似的に誤りデータとするため
のパリテイを付加可能な手段を有しており、そのパリテ
イ付加手段により擬似的に誤りデータを送出し、データ
受信側においてその誤りを検出可能かどうかを試験する
ことにより、データ誤り検出回路の試験を行うことを特
徴とするデータ誤り検出回路試験方式。(1) As a means of detecting data errors on the data line, a parity adding circuit adds a parity bit to the data on the data sending side, and the added parity bit is used on the data receiving side to detect data errors. A test method for a data error detection circuit having a parity checking circuit for checking whether data has been erroneously detected, the parity adding circuit having means capable of adding parity to pseudo-erroneous data. A data error detection circuit characterized in that the data error detection circuit is tested by sending pseudo error data using the parity addition means and testing whether the error can be detected on the data receiving side. Test method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10144488A JPH01273450A (en) | 1988-04-26 | 1988-04-26 | Test system for data error detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10144488A JPH01273450A (en) | 1988-04-26 | 1988-04-26 | Test system for data error detecting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01273450A true JPH01273450A (en) | 1989-11-01 |
Family
ID=14300861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10144488A Pending JPH01273450A (en) | 1988-04-26 | 1988-04-26 | Test system for data error detecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01273450A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3169023A1 (en) | 2015-11-10 | 2017-05-17 | Fujitsu Limited | Electronic mail erroneous transmission prevention supporting device and electronic mail erroneous transmission prevention supporting method |
-
1988
- 1988-04-26 JP JP10144488A patent/JPH01273450A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3169023A1 (en) | 2015-11-10 | 2017-05-17 | Fujitsu Limited | Electronic mail erroneous transmission prevention supporting device and electronic mail erroneous transmission prevention supporting method |
| US10547581B2 (en) | 2015-11-10 | 2020-01-28 | Fujitsu Limited | Electronic mail erroneous transmission prevention supporting device and electronic mail erroneous transmission prevention supporting method |
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