JPH02210544A - Parity production system - Google Patents

Abstract

PURPOSE:To produce parity having high reliability according to the estimation of parity with use of the hardware resources of small equivalent to the production of parity by performing the parity check of the input data and inverting the parity bit of the output data in accordance with the result of the parity check. CONSTITUTION:An arithmetic part 1 which performs a prescribed arithmetic operation to the input data to obtain the output data on the arithmetic result, a parity check part 4 which checks the value of an input parity and transmits the check result as an input parity error signal after input of the input data and a parity, a parity production part 3 produces a parity based on the arithme tic result of the part 1 are provided. Thus, the parity check is carried out for the input data and the parity of the output data is inverted in accordance with the result of the parity check. As a result, the parity check accuracy is improved and the hardware quantity is reduced.

Description

【発明の詳細な説明】 〔概　要〕 データの誤りを検出するためのパリティビットを生成す
るパリティ生成方式に関し、 パリティチェックの精度の向上及びハードウェア量の削
減を目的とし、 データの誤りを検出するためのパリティビットを生成す
るパリティ生成方式において、入力データについて所定
の演算を行い演算結果の出力データを得る演算部と、前
記入力データとパリティを入力し、入力パリティの値を
検査し検査結果を入力パリティエラー信号として送出す
るパリティ検査部と、前記演算部の演算結果からそのパ
リティを生成するパリティ生成部を備え、入力データの
パリティチェックを行い、前記パリティチェックの結果
に応じて前記出力データのパリティを反転させるように
構成する。[Detailed Description of the Invention] [Summary] Regarding a parity generation method that generates parity bits for detecting data errors, the present invention aims to improve parity check accuracy and reduce the amount of hardware required to detect data errors. In a parity generation method that generates parity bits for the purpose of a parity check section that sends out the input parity error signal as an input parity error signal, and a parity generation section that generates the parity from the calculation result of the calculation section, performs a parity check on the input data, and converts the output data according to the result of the parity check. Configure to invert the parity of

〔産業上の利用分野〕[Industrial application field]

本発明はデータの誤りを検出するためのパリティビット
を生成するパリティ生成方式に関する。The present invention relates to a parity generation method for generating parity bits for detecting data errors.

高信顛性を要求されるコンピュータシステムにおいて、
パリティチェックはデータの誤りを検出するための代表
的な方法である。通常、パリティチェックを行うために
パリティビットをワード単位で付加し、パリティビット
を含めた１ワードの、“１゛の総和が常に偶数（偶数パ
リティ）若しくは奇数（奇数パリティ）となるように付
加される。In computer systems that require high reliability,
Parity check is a typical method for detecting data errors. Normally, a parity bit is added in word units to perform a parity check, and the parity bit is added so that the sum of "1" in one word including the parity bit is always an even number (even parity) or an odd number (odd parity). Ru.

データ誤りの検査はデータ中のｌ゛の個数の偶奇判定に
より行われる。Data error checking is performed by determining whether the number of l's in the data is even or odd.

〔従来の技術〕[Conventional technology]

第５図は従来方式を説明する図である。図中、１は入力
データに対して何らかの演算処理（例えば、加算、減算
等）を行いその結果を出力する演算部、２は入力データ
及びそのパリティから演算結果のパリティを予測するパ
リティ予測部である。FIG. 5 is a diagram explaining the conventional method. In the figure, 1 is an arithmetic unit that performs some arithmetic processing (for example, addition, subtraction, etc.) on input data and outputs the result, and 2 is a parity prediction unit that predicts the parity of the operation result from the input data and its parity. be.

この構成では入力データ及びそのパリティから演算処理
内容に応じてパリティ予測を行い、演算結果のパリティ
を生成する。In this configuration, parity prediction is performed from input data and its parity according to the content of arithmetic processing, and the parity of the arithmetic result is generated.

第６図はへＮＤ演算におけるパリティ予測回路の一例で
ある。この回路はＡＮＤ演算結果の奇数パリティを予測
するものである。一般に、８ビツトデータをＸ、Ｙとし
、その奇数パリティをＰ　（Ｘ）　、　Ｐ　（Ｙ）とす
る時、ＡＮＤ演算結果であるｘ−Ｙの奇数パリティＰ（
Ｘ−Ｙ）に関して以下の式、 Ｐ（Ｘ　−Ｙ）−Ｐ（Ｘ＋Ｙ）　ＥＯＲ（Ｐ（Ｘ）　Ｅ
ＯＲｐ（Ｙ））が成立する。FIG. 6 shows an example of a parity prediction circuit in ND operation. This circuit predicts the odd parity of the AND operation result. Generally, when 8-bit data is X and Y, and their odd parities are P (X) and P (Y), the odd parity of x-Y, which is the AND operation result, P(
The following formula for P(X - Y) - P(X+Y) EOR(P(X) E
ORp(Y)) is established.

図示の回路は上式を利用するものである。即ち、演算部
では８ビツトデータＸ（ＸＯ〜７）とＹ（ＹＯ〜７）の
各ビットのへＮＤ処理を行い、８ビツトデータＺ（ＺＯ
〜７）を得るが、パリティ予測部では各８ビツトのＯＲ
をとりその結果と入力パリティＸＰ、　ＹＰの排他的論
理和の反転（ＮＯＴ−ＥＯＲ）を得て出力パリティｚｐ
を得る。The illustrated circuit utilizes the above equation. That is, the arithmetic unit performs ND processing on each bit of 8-bit data X (XO~7) and Y (YO~7), and then
~7), but in the parity prediction section, each 8-bit OR
Obtain the result and the exclusive OR of the input parity XP and YP (NOT-EOR) to obtain the output parity zp
get.

このようにパリティ予測部は演算部と同じ規模のハード
ウェア資源量となっている。In this way, the parity prediction section has the same amount of hardware resources as the calculation section.

第７図は従来の他の例である。３はパリティ生成部であ
る。この構成では演算部１の演算結果のデータから、演
算結果のパリティを生成する方法である。FIG. 7 shows another conventional example. 3 is a parity generation section. In this configuration, the parity of the calculation result is generated from the data of the calculation result of the calculation unit 1.

第８図は第７図構成の演算部として１０進加算回路を使
用した例である。入力データを例えば３７（００１１０
１１１）及び５１（０１０１０００１）　　とするとき
、この加算結果を示す出力データは８８（１０００１０
００）となるが、Ｎ０Ｔ−ＥＯＲ回路からなるパリティ
生成部３では出力パリティとして１゛を得る。FIG. 8 shows an example in which a decimal adder circuit is used as the arithmetic unit of the configuration shown in FIG. For example, enter the input data as 37 (00110
111) and 51 (01010001), the output data indicating the addition result is 88 (100010
00), but the parity generation unit 3 consisting of the N0T-EOR circuit obtains 1' as the output parity.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来のパリティ生成方式において、第５図の方
法では第６図に示すように演算結果のパリティを予測す
るために多大のハードウェア資源を必要とする。また、
第７図の方法では第８図に示すように、入力データのパ
リティに誤りがあった場合にも、生成される演算結果の
パリティは正しい値となるため、誤り検出における信頼
性が充分ではない。In the conventional parity generation method described above, the method shown in FIG. 5 requires a large amount of hardware resources to predict the parity of the calculation result, as shown in FIG. Also,
In the method shown in Figure 7, as shown in Figure 8, even if there is an error in the parity of the input data, the parity of the generated operation result will be the correct value, so the reliability in error detection is not sufficient. .

即ぢ、データの正当性を確認する手段としてデータにパ
リティを付加することは有力な方法であるが、２進加算
回路では入力データと入力パリティから出力パリティを
得るのは研究されており比較的困難ではないが、１０進
加算回路等では困難が多い。この演算回路においては入
力データを加算等の何らかの加工をして出力するため、
演算結果に付加するパリティを入力データ及びパリティ
から予測することは難しく、ハードウェア資源が多大に
なる。この点がメモリにおけるパリティと異なる点であ
る。特に近年の演算回路のビット幅は増大しつつありそ
れに伴いパリティの予測の困難さが増大している。Adding parity to data is an effective method to confirm the validity of data, but in binary adder circuits, obtaining output parity from input data and input parity has been studied and is relatively simple. Although it is not difficult, it is often difficult in decimal adder circuits and the like. In this arithmetic circuit, the input data is processed in some way such as addition, and then outputted.
It is difficult to predict the parity to be added to the calculation result from the input data and parity, and it requires a large amount of hardware resources. This point is different from parity in memory. In particular, the bit width of arithmetic circuits has been increasing in recent years, and the difficulty in predicting parity has accordingly increased.

従って、演算回路の出力においては出力からパリティを
生成することが多いが、この場合、生成されるパリティ
値が入力データのパリティ値に依存しなくなるため信頼
性の低下を招く。Therefore, parity is often generated from the output of the arithmetic circuit, but in this case, the generated parity value no longer depends on the parity value of the input data, resulting in a decrease in reliability.

本発明の目的は、入力データと人力パリティの正当性の
チエツク結果を、生成されたパリティを反転させるとい
う形で反映させることにより、少ないハードウェア資源
で信頼性の高いパリティを生成する方式を提供すること
にある。An object of the present invention is to provide a method for generating highly reliable parity with less hardware resources by reflecting the result of checking the validity of input data and manual parity in the form of inverting the generated parity. It's about doing.

〔課題を解決するための手段〕[Means to solve the problem]

第１図は本発明の原理構成図である。図中、１は演算部
であって入力データから演算結果を生成する。４はパリ
ティ検査部であって入力パリティの値をチエツクし、そ
の結果を入力パリティエラ信号として送出する。３はパ
リティ生成部であり演算結果からそのパリティを生成す
る。この場合、入力パリティエラー信号がオンのとき生
成されたパリティは反転される。FIG. 1 is a diagram showing the principle configuration of the present invention. In the figure, reference numeral 1 denotes an arithmetic unit which generates an arithmetic result from input data. A parity check section 4 checks the input parity value and sends out the result as an input parity error signal. 3 is a parity generation unit that generates parity from the calculation result. In this case, the parity generated when the input parity error signal is on is inverted.

〔作　用〕[For production]

本発明はデータの誤りを検出するためのパリティビット
を生成するパリティ生成方式であって、入力データのパ
リティチェックを行い、前記パリティチェックの結果に
応じて出力データのパリティビットを反転させるもので
ある。The present invention is a parity generation method for generating parity bits for detecting data errors, in which a parity check is performed on input data, and the parity bit of output data is inverted according to the result of the parity check. .

即ち、入力パリティが正しい値の場合、パリティ検査部
４は入力パリティエラー信号をオフにする。この時、パ
リティ生成部３′　３Ｅ演算結果から生成されたパリテ
ィは反転されず正しい値をとる。That is, when the input parity is a correct value, the parity checker 4 turns off the input parity error signal. At this time, the parity generated from the calculation results of the parity generation units 3' to 3E is not inverted and takes a correct value.

入力パリティが誤った値の場合、パリティ検査部４は入
力パリティエラー信号をオンにする。この場合、パリテ
ィ生成部３にて演算結果から生成されたパリティは反転
され誤った値をとる。従って演算結果及びそのパリティ
値からパリティチェックを行った場合誤りを検出できる
。If the input parity is an incorrect value, the parity checker 4 turns on the input parity error signal. In this case, the parity generated from the calculation result in the parity generation unit 3 is inverted and takes on an incorrect value. Therefore, if a parity check is performed from the calculation result and its parity value, errors can be detected.

〔実施例〕〔Example〕

第２図は本発明の一実施例構成図である。本実施例はパ
リティチェックに奇数パリティを採用した場合である。FIG. 2 is a configuration diagram of an embodiment of the present invention. This embodiment is a case where odd parity is used for parity check.

図中、■は演算部であって８ビツトの入力データＸＯ〜
７及びＹＯ〜７から演算結果ＺＯ〜７を生成する。３は
パリティ生成部であり演算結果ｚＯ〜７からそのパリテ
ィＺＰを生成する。４はパリティ検出部であり入力デー
タｘＯ〜７及びＹＯ〜７のパリティの値ＸＰ、ＹＰを検
査しその結果を入力パリティエラー信号ＩＰＥとして送
出する。入力パリティエラー信号ＩＰＥがオンの場合、
出力パリティＺＰは反転される。このパリティ検査部は
各々のデータとパリティを受ける２つのＮ０Ｔ−ＦＯＲ
回路とこれらの出力を受けるＯＲ回路で構成される。Ｎ
ｏＴＥＯＲ回路は排他的論理和（ＥＯＲ）の出力を反転
した回路である。５は演算結果ＺＯ〜７、出力パリティ
Ｚｅ等のデータを保持するレジスタである。このレジス
タではデータセット時にパリティチェックを行う。ＭＰ
Ｘはマルチプレクサであり演算結果ＺＯ〜７とそのパリ
ティ値ＺＰと、他のデータを選択する。In the figure, ■ is an arithmetic unit that receives 8-bit input data XO~
A calculation result ZO~7 is generated from 7 and YO~7. 3 is a parity generation unit which generates the parity ZP from the calculation result zO~7. 4 is a parity detection unit which checks the parity values XP and YP of input data xO~7 and YO~7 and sends the results as an input parity error signal IPE. When the input parity error signal IPE is on,
Output parity ZP is inverted. This parity check section has two N0T-FORs each receiving data and parity.
It consists of a circuit and an OR circuit that receives these outputs. N
The oTEOR circuit is a circuit in which the output of exclusive OR (EOR) is inverted. 5 is a register that holds data such as calculation results ZO to 7 and output parity Ze. This register performs a parity check when setting data. M.P.
X is a multiplexer which selects the calculation results ZO to 7, their parity value ZP, and other data.

第３図は第２図に示すレジスタの構成例である。FIG. 3 shows an example of the configuration of the register shown in FIG. 2.

図中、ＲＧはレジスタ、ＦＦはフリップフロップ、Ｎ０
Ｔ−ＥＯＲはパリティ生成回路、ＡはＡＮＤゲートであ
る。また、ＰＳＥはレジスタセットイネイブル信号、Ｒ
２Ｏはレジスタセットデータ、Ｒ５ＤＥはレジスタセッ
トデータエラーである。レジスタセットイネイブル信号
Ｒ３ＩＥによってレジスタセットデータＲ５Ｄはレジス
タＲＤにセットされ、ＦＦとＮ０Ｔ−ＥＯＲとのＡＮＤ
によりレジスタセットの次のタイミングでレジスタセッ
トデータエラーＲ５ＤＥを出力する。In the figure, RG is a register, FF is a flip-flop, and N0
T-EOR is a parity generation circuit, and A is an AND gate. In addition, PSE is a register set enable signal, R
2O is register set data, and R5DE is register set data error. Register set data R5D is set in register RD by register set enable signal R3IE, and AND of FF and N0T-EOR is performed.
Accordingly, a register set data error R5DE is output at the next timing of the register set.

以下に第２．３図を参照しつつ動作を説明する。The operation will be explained below with reference to FIG. 2.3.

入力データｘＯ〜７．　パリティ値ＸＰ及びＹＯ〜７．
パリティ値’ＩＰが正しい値の場合、パリティ検査部４
は入力パリティエラー信号ＩＰＥをオフにする。この時
演算結果ＺＯ〜７から生成されたパリティ値ＺＰは正し
い値をとる。従って、レジスタ５にはＺＯ〜７、　ＺＰ
の値が正常にセットされる。Input data xO~7. Parity value XP and YO~7.
If the parity value 'IP is a correct value, the parity checker 4
turns off the input parity error signal IPE. At this time, the parity value ZP generated from the calculation results ZO~7 takes a correct value. Therefore, register 5 contains ZO~7, ZP
The value of is set normally.

入力データＸＯ〜７．ＸＰ及びｖＯ〜７．ＹＰノイづれ
かが誤った値の場合、パリティ検査部４は入力パリティ
エラー信号ＩＰＥをオンにする。この時パリティＺＰは
反転され誤った値をとる。従って、演算結果ＺＯ〜７．
　ＺＰの値をレジスタ５にセットする際にパリティチェ
ックによりデータの誤りを検出できる。Input data XO~7. XP and vO~7. If any of the YP noise values is incorrect, the parity check section 4 turns on the input parity error signal IPE. At this time, parity ZP is inverted and takes an incorrect value. Therefore, the calculation result ZO~7.
When setting the ZP value in the register 5, a parity check can detect data errors.

第４図（ａ）、（ハ）は第２図構成の１０進加算演算回
路の例を説明する図である。（ａ）は入力データのパリ
ティが正しい場合、い）は入力データのパリティが誤っ
ている場合（パリティＺＰが誤っている場合）である。FIGS. 4(a) and 4(c) are diagrams illustrating an example of the decimal addition operation circuit configured in FIG. 2. (a) is the case when the parity of the input data is correct, and (b) is the case when the parity of the input data is incorrect (the case where the parity ZP is incorrect).

（ａ）において、パリテ、ｒＸＰ、ＹＰば共に”　ｏ　
”であり、入力データ３７（００１１０１１１）及び５
１（０１０１０００１）の各々のＥＯＲにより得られる
値と、ｘＰ及びＹＰの各々の値とのｌｌｌ０Ｔ−ＥＯＩ
？をとって“′Ｏ“を得る。そして両方のＮ０Ｔ−ＥＯ
Ｒの出力の論理和（ＯＲ）をとると入力パリティエラー
信号ＩＰＥは“０“′となる。In (a), Parite, rXP, and YP are together” o
”, input data 37 (00110111) and 5
lll0T-EOI of the value obtained by each EOR of 1 (01010001) and each value of xP and YP
? and obtain "'O". and both N0T-EO
When the outputs of R are ORed, the input parity error signal IPE becomes "0"'.

パリティ生成部３において、この人カパリティエラー信
号ＩＰＨの“０”と演算部１からの出力データのＮ０Ｔ
−ＥＯＲを得て出力パリティＺＰの“１゛を得る。この
値は正しい値であり、これにより第３図に示すレジスタ
５にはｚＯ〜７．ＺＰの値が正常にセットされる。In the parity generation section 3, the N0T of "0" of this person's caparity error signal IPH and the output data from the calculation section 1 is determined.
-EOR is obtained, and the output parity ZP is "1". This value is a correct value, so that the values zO to 7.ZP are normally set in the register 5 shown in FIG.

（ｂ）において、パリティＸＰは“０°’　、ＹＰは１
°゛とする。即ち、ＹＰが誤っている場合、他方のＮ０
Ｔ−ＥＯＲの出力が“１”となるので、入力パリティエ
ラー信号ＩＰＥは“１”となる。これにより出力パリテ
ィＺＰは誤った値となり、従って、レジスタ５にセット
する際にパリティチェックによりデータの誤りを検出で
きる。In (b), parity XP is “0°” and YP is 1
°゛. That is, if YP is incorrect, the other N0
Since the output of T-EOR becomes "1", the input parity error signal IPE becomes "1". As a result, the output parity ZP becomes an incorrect value, and therefore, when setting in the register 5, a parity check can detect an error in the data.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明によれば、パリティ生成と
同等の少ないハードウェア資源でパリティ予測に準じた
信頼性の高いパリティの生成が可能である。即ち、入力
データのパリティエラーを独立に伝達し表示する手段を
もつ必要がなく、従来行われているような演算結果をレ
ジスタにセットする際にパリティの妥当性をチエツクす
るパリティチェック機構を利用して、人力データのパリ
ティエラーを反映させることが可能である。As described above, according to the present invention, it is possible to generate highly reliable parity in accordance with parity prediction using as few hardware resources as parity generation. In other words, there is no need to have a means for independently transmitting and displaying parity errors in input data, and instead a parity check mechanism is used to check the validity of parity when setting arithmetic results in a register, as is done in the past. This makes it possible to reflect parity errors in human data.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の原理構成図、 第２図は本発明の一実施例構成図、 第３図は第２図レジスタの構成例、 第４図（ａ）、　（ｂ）は１０進加算演算におけるパリ
ティ生成を説明する図、及び 第５〜８図は従来構成を説明する図である。 （符号の説明） ■・・・演算部、 ２・・・パリティ予測部、 ３・・・パリティ生成部、 ４・・・パリティ検査部、 ５・・・レジスタ。 （ａ） （ｂ） １０進加算のパリティ生成を説明する図第４回 従来構成例（その１）Figure 1 is a diagram of the principle configuration of the present invention, Figure 2 is a diagram of an embodiment of the present invention, Figure 3 is an example of the configuration of the register in Figure 2, and Figures 4 (a) and (b) are decimal addition. Figures illustrating parity generation in calculations and Figures 5 to 8 are diagrams illustrating conventional configurations. (Explanation of symbols) ■... Arithmetic unit, 2... Parity prediction unit, 3... Parity generation unit, 4... Parity check unit, 5... Register. (a) (b) Diagram explaining parity generation in decimal addition No. 4 Conventional configuration example (Part 1)

Claims (1)

【特許請求の範囲】 １、データの誤りを検出するためのパリティビットを生
成するパリティ生成方式において、入力データについて
所定の演算を行い演算結果の出力データを得る演算部（
１）と、 前記入力データとパリティを入力し、入力パリティの値
を検査し検査結果を入力パリティエラー信号として送出
するパリティ検査部（４）と、前記演算部の演算結果か
らそのパリティを生成するパリティ生成部（３）を備え
、 入力データのパリティチェックを行い、前記パリティチ
ェックの結果に応じて前記出力データのパリティを反転
させることを特徴とするパリティ生成方式。[Claims] 1. In a parity generation method that generates parity bits for detecting data errors, an arithmetic unit (
1), a parity check unit (4) that inputs the input data and parity, checks the input parity value, and sends the check result as an input parity error signal; and generates the parity from the calculation result of the calculation unit. A parity generation method, comprising: a parity generation unit (3), which performs a parity check on input data, and inverts the parity of the output data according to the result of the parity check.