JPH0210690Y2 - - Google Patents
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- JPH0210690Y2 JPH0210690Y2 JP18626384U JP18626384U JPH0210690Y2 JP H0210690 Y2 JPH0210690 Y2 JP H0210690Y2 JP 18626384 U JP18626384 U JP 18626384U JP 18626384 U JP18626384 U JP 18626384U JP H0210690 Y2 JPH0210690 Y2 JP H0210690Y2
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- JP
- Japan
- Prior art keywords
- output
- frame synchronization
- synchronization signal
- detection circuit
- bit
- Prior art date
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- Expired
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- 238000001514 detection method Methods 0.000 claims description 32
- 230000001360 synchronised effect Effects 0.000 claims description 11
- 230000007257 malfunction Effects 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【考案の詳細な説明】
（産業上の利用分野）
本考案はデジタルデータ伝送におけるフレーム
同期信号に同期した出力を得るフレーム同期回路
に関する。[Detailed Description of the Invention] (Industrial Application Field) The present invention relates to a frame synchronization circuit that obtains an output synchronized with a frame synchronization signal in digital data transmission.
（考案の背景）
デジタルデータ伝送におけるフレーム同期信号
に同期した出力を得るフレーム同期回路において
は、フレーム同期信号以外のデジタルデータ中に
存在する凝似フレーム同期信号によつて誤動作せ
ず、かつフレーム同期信号が欠落フレーム同期信
号であつてもフレーム同期信号に同期した信号が
得られることが望ましい。(Background of the invention) In a frame synchronization circuit that obtains an output synchronized with a frame synchronization signal in digital data transmission, a frame synchronization circuit that does not malfunction due to a condensed frame synchronization signal present in digital data other than the frame synchronization signal, and Even if the signal is a missing frame synchronization signal, it is desirable to obtain a signal synchronized with the frame synchronization signal.
本明細書においては、凝似フレーム同期信号と
は、フレーム同期信号を除いたデジタルデータ中
においてフレーム同期信号ビツトパターン（以
下、フレーム同期信号パターンと記す）と同一の
パターンの部分のことを称し、またさらに欠落フ
レーム同期信号とはフレーム同期信号パターン中
に許容可能な数の任意のビツトが誤つている場合
のフレーム同期信号のことを称している。 In this specification, the analogous frame synchronization signal refers to a portion of the same pattern as the frame synchronization signal bit pattern (hereinafter referred to as frame synchronization signal pattern) in digital data excluding the frame synchronization signal, Furthermore, a missing frame synchronization signal refers to a frame synchronization signal in which any allowable number of bits in the frame synchronization signal pattern are erroneous.
（考案の目的）
本考案は受信デジタルデータ中の凝似フレーム
同期信号によつても誤動作せず、かつ欠落フレー
ム同期信号によつてもフレーム同期信号に同期し
た信号が得られ、かつ構成の簡単なフレーム同期
回路を提供することを目的とする。(Purpose of the invention) The present invention does not malfunction even with a condensed frame synchronization signal in received digital data, can obtain a signal synchronized with a frame synchronization signal even with a missing frame synchronization signal, and has a simple configuration. The purpose of this invention is to provide a frame synchronization circuit.
（考案の実施例） 以下、本考案を実施例により説明する。(Example of idea) The present invention will be explained below with reference to examples.
第１図は本考案の一実施例を示すブロツク図で
ある。 FIG. 1 is a block diagram showing one embodiment of the present invention.
入力端子INに供給された受信デジタルデータ
はビツト同期回路１に供給して、ビツトクロツク
に同期したクロツクパルスBTCKを再生する。
受信デジタルデータは同時にシリアル入力／パラ
レル出力のシフトレジスタ２に供給し、かつクロ
ツクパルスBTCKをシフトレジスタ２に供給し
て、クロツクパルスBTCKのタイミングで受信
デジタルデータをパラレル変換する。ここでフレ
ーム同期信号のビツト数をＮビツトとすればシフ
トレジスタ２のビツト数もＮビツトに設定してあ
る。 The received digital data supplied to the input terminal IN is supplied to a bit synchronization circuit 1 to reproduce a clock pulse BTCK synchronized with the bit clock.
The received digital data is simultaneously supplied to a serial input/parallel output shift register 2, and a clock pulse BTCK is supplied to the shift register 2, so that the received digital data is converted into parallel data at the timing of the clock pulse BTCK. Here, if the number of bits of the frame synchronization signal is N bits, the number of bits of the shift register 2 is also set to N bits.
シフトレジスタ２の出力ビツトパターン（以
下、単に出力パターンと記す）はフレーム同期信
号パターンを記憶した同期信号パターン記憶手段
３の記憶パターンと完全一致検出回路４において
比較して、シフトレジスタ２の出力パターンがフ
レーム同期信号パターント完全に一致しているか
を完全一致検出手段４にて検出する。完全一致検
出手段４の完全一致検出出力PSYCはナンド回路
５に一方の入力として供給してある。 The output bit pattern of the shift register 2 (hereinafter simply referred to as the output pattern) is compared with the storage pattern of the synchronization signal pattern storage means 3 that stores the frame synchronization signal pattern in the exact match detection circuit 4, and the output pattern of the shift register 2 is determined. A complete match detecting means 4 detects whether the frame synchronization signal pattern and the frame synchronization signal pattern completely match each other. The complete match detection output PSYC of the complete match detecting means 4 is supplied to a NAND circuit 5 as one input.
一方、６はフレーム同期信号パターンとＮ−Ｘ
（Ｘ＝０，１，２…）ビツトの相関パターンのデ
ータが入力されたことを検出する相関パターン検
出回路であり、本実施例ではたとえばＸ＝０，
１，２とする。シフトレジスタ２の出力は相関パ
ターン検出回路６に供給してある。 On the other hand, 6 is the frame synchronization signal pattern and N-X
This is a correlation pattern detection circuit that detects that data of a correlation pattern of (X=0, 1, 2...) bits is input.
Set it to 1 and 2. The output of the shift register 2 is supplied to a correlation pattern detection circuit 6.
ビツト同期回路１により再生されたクロツクパ
ルスは、１フレームを構成するデータのビツト数
をＹとしたときＹ進のビツトカウンタ７に供給し
て計数し、Ｙカウント毎に出力FSYCを発生せし
める。相関パターン検出回路６の検出出力
はＤフリツプフロツプ８に供給し、ビツトカウン
タ７の出力FSYCをインバータ９で反転した出力
FSYCとの位相一致を判別させる。 The clock pulses reproduced by the bit synchronization circuit 1 are supplied to a Y-adic bit counter 7 for counting, where Y is the number of bits of data constituting one frame, and an output FSYC is generated every Y count. The detection output of the correlation pattern detection circuit 6 is supplied to the D flip-flop 8, and the output FSYC of the bit counter 7 is inverted by the inverter 9.
Determine the phase match with FSYC.
ビツトカウンタ７の出力FSYCは不一致カウン
タ１０に供給してカウントし、Ｄフリツプフロツ
プ８のＱ出力（SDD）にて不一致カウンタをク
リアするようにして、不一致カウンタ１０におい
てＤフリツプフロツプ８の出力が高電位の
期間のみ、ビツトカウンタ７の出力FSYCを計数
する。不一致カウンタ１０はその計数値が所定値
以上になつたとき出力SPLSを発生させる。出力
SPLSはナンドゲーム５に入力して供給してあ
り、ナンドゲーム５の出力はビツトカウ
ンタ７に供給してビツトカウンタ７の計数値をイ
ニシヤライズするようにしてある。 The output FSYC of the bit counter 7 is supplied to the discrepancy counter 10 for counting, and the Q output (SDD) of the D flip-flop 8 clears the discrepancy counter. The output FSYC of the bit counter 7 is counted only during this period. The mismatch counter 10 generates an output SPLS when its counted value exceeds a predetermined value. output
The SPLS is input and supplied to the NAND game 5, and the output of the NAND game 5 is supplied to the bit counter 7 to initialize the count value of the bit counter 7.
以上の如く構成された本考案の一実施例におけ
る作用について説明する。 The operation of one embodiment of the present invention constructed as described above will be explained.
入力端子INに供給された受信デジタルデータ
からビツト同期回路１によつてビツトクロツクに
同期したクロツクパルスBTCKが得られる。ク
ロツクパルスBTCKにより受信デジタルデータ
は順次Ｎビツトのパラレルデータにシフトレジス
タ２によつて変換される。シフトレジスタ２にお
いて変換されたＮビツトのパラレルデータは完全
一致検出回路４においてフレーム同期信号パター
ンと完全に一致しているか否かが検出され、また
相関パターン検出回路６において所定相関のビツ
トパターンであるか否かが検出される。 A clock pulse BTCK synchronized with the bit clock is obtained by the bit synchronization circuit 1 from the received digital data supplied to the input terminal IN. The received digital data is sequentially converted into N-bit parallel data by the shift register 2 by the clock pulse BTCK. The N-bit parallel data converted in the shift register 2 is detected in a complete match detection circuit 4 to see if it completely matches the frame synchronization signal pattern, and is checked in a correlation pattern detection circuit 6 to see if the bit pattern has a predetermined correlation. It is detected whether or not.
一方、クロツクパルスBTCKはビツトカウン
タ７において計数され、ビツトカウンタ７からフ
レーム同期信号に同期した出力FSYCすなわちフ
レームクロツクパルスが出力される。 On the other hand, the clock pulse BTCK is counted by the bit counter 7, and the bit counter 7 outputs an output FSYC, that is, a frame clock pulse synchronized with the frame synchronization signal.
いまフレーム同期信号に欠落がない場合におい
ては、フレーム同期信号がシフトレジスタ２から
出力される毎に完全一致検出回路４は出力PSYC
を、相関パターン検出回路６は出力を出力
する。出力はインバータ９で反転された出
力と位相同期しており、Ｄフリツプフロツ
プ８からは出力が出力され、不一致カウン
タ１０はクリアされる。したがつて不一致検出カ
ウンタ１０の出力SPLSは低電位である。一方、
完全一致検出回路４からの出力PSYCは高電位で
あるが、ナンドゲーム５の出力は高電位
であつてビツトカウンタ７はイニシヤライズされ
ず、フレーム同期信号に同期したフレームクロツ
クパルスが出力されることになる。 If there is no missing frame synchronization signal, the exact match detection circuit 4 outputs the output PSYC every time the frame synchronization signal is output from the shift register 2.
The correlation pattern detection circuit 6 outputs an output. The output is in phase synchronization with the output inverted by the inverter 9, an output is output from the D flip-flop 8, and the mismatch counter 10 is cleared. Therefore, the output SPLS of the mismatch detection counter 10 is at a low potential. on the other hand,
The output PSYC from the exact match detection circuit 4 is at a high potential, but the output from the NAND game 5 is at a high potential, so the bit counter 7 is not initialized and a frame clock pulse synchronized with the frame synchronization signal is output. become.
いま、フレーム同期信号が欠落フレーム同期信
号である場合には、完全一致検出回路４の出力
PSYCは低電位となる。また一方相関パターン検
出回路６の出力は前記同様に発生し、イン
バータと位相は一致しており、不一致カウ
ンタ１０はクリアされて、ナンドゲーム５の出力
SYCLDは高電位であつてビツトカウンタ７はイ
ニシヤライズされず、フレーム同期信号に同期し
たフレームパルスが出力されることになり、Ｎビ
ツト中最高２ビツトまで誤つたフレーム同期信号
まで誤動作することはない。 Now, if the frame synchronization signal is a missing frame synchronization signal, the output of the exact match detection circuit 4
PSYC becomes a low potential. On the other hand, the output of the correlation pattern detection circuit 6 is generated in the same manner as described above, and the phase matches that of the inverter, the mismatch counter 10 is cleared, and the output of the NAND game 5 is generated.
Since SYCLD is at a high potential, the bit counter 7 is not initialized and a frame pulse synchronized with the frame synchronization signal is output, so that a frame synchronization signal that is erroneous up to two bits out of N bits will not malfunction.
また、フレーム同期信号がＮビツト中２ビツト
を超えたビツト誤つているときは相関パターン検
出回路６はその出力は高電位となり、Ｄフ
リツプフロツプ８の出力は高電位となる。
この結果、不一致カウンタ１０はビツトカウンタ
７の出力FSYCを計数し、この計数値が所定値に
達したとき出力SPLSは高電位となる。すなわち
出力が高電位のときのみ出力FSYCが計数さ
れ、この計数値が所定値以上になつたとき非同期
状態になつたとみなしている。この状態において
受信デジタルデータ中より得たフレーム同期信号
が完全一致検出回路４で検出されると出力PSYC
は高電位となる。この結果、ナンドゲーム５の出
力は低電位となり、ビツトカウンタ７は
イニシヤライズされる。したがつてビツトカウン
タ７からの出力FSYCはフレーム同期信号に同期
させられる。 Further, when more than two out of N bits of the frame synchronization signal are erroneous, the output of the correlation pattern detection circuit 6 becomes a high potential, and the output of the D flip-flop 8 becomes a high potential.
As a result, the mismatch counter 10 counts the output FSYC of the bit counter 7, and when this count reaches a predetermined value, the output SPLS becomes high potential. That is, the output FSYC is counted only when the output is at a high potential, and when this count value exceeds a predetermined value, it is considered that an asynchronous state has occurred. In this state, when the frame synchronization signal obtained from the received digital data is detected by the complete match detection circuit 4, the output PSYC
becomes a high potential. As a result, the output of the NAND game 5 becomes a low potential, and the bit counter 7 is initialized. The output FSYC from bit counter 7 is therefore synchronized to the frame synchronization signal.
また、凝似フレーム同期信号がシフトレジスタ
２から出力されたときは完全一致検出回路４およ
び相関パターン検出回路６によつて検出されて、
出力PSYCは高電位に、出力は低電位とな
る。しかし相関パターン検出回路６の出力
の発生時期はインバータ９の出力の発生位
相とは一致しない。 Further, when the simulated frame synchronization signal is output from the shift register 2, it is detected by the exact match detection circuit 4 and the correlation pattern detection circuit 6,
Output PSYC goes to high potential and output goes to low potential. However, the generation timing of the output of the correlation pattern detection circuit 6 does not coincide with the generation phase of the output of the inverter 9.
この結果、凝似フレーム同期信号の部分が受信
データ中に存在していても、相関パターン検出回
路６の出力の検出タイミングはインバータ
９の出力の発生タイミングであるため、凝
似フレーム同期信号には応答しない。したがつて
凝似フレーム同期信号でフレームクロツクパルス
が誤動作することはなくなる。また、相関パター
ン検出回路６が設けられているため、不一致カウ
ンタ１０が能動状態になりにくくなり、フレーム
同期信号パターンの誤りに対して誤動作がなくな
り保護されることになる。 As a result, even if a part of the analogous frame synchronization signal exists in the received data, the detection timing of the output of the correlation pattern detection circuit 6 is the timing of the generation of the output of the inverter 9, so the analogous frame synchronization signal is not included. No response. Therefore, the frame clock pulse will not malfunction due to the analogous frame synchronization signal. Furthermore, since the correlation pattern detection circuit 6 is provided, the mismatch counter 10 is less likely to become active, and is protected from malfunctions against errors in the frame synchronization signal pattern.
（考案の効果）
以上説明した如く本考案によれば、受信データ
からのフレーム同期信号パターンの検出に相関パ
ターン検出回路を用いたため、欠落フレーム同期
信号に対してもフレーム同期信号として取扱われ
ることになる。(Effects of the invention) As explained above, according to the invention, since a correlation pattern detection circuit is used to detect a frame synchronization signal pattern from received data, even a missing frame synchronization signal can be treated as a frame synchronization signal. Become.
また、フレーム同期信号パターンの一致判別
を、ビツトクロツクパルスから作つたフレームク
ロツクパルスのタイミングによつて行なうため凝
似フレーム同期信号に対して応答することはなく
なり、誤動作はなくなる。 Further, since the coincidence of frame synchronization signal patterns is determined based on the timing of the frame clock pulse generated from the bit clock pulse, there is no need to respond to a duplicate frame synchronization signal, thereby eliminating malfunctions.
さらに、フレーム同期パターンの誤りにより不
一致カウンタが働いて不一致が検出されたときに
おいて、イニシヤライズは完全一致の検出出力に
よつて行なわれるため、正確なフレーム同期を得
ることができる。また相関パターン検出回路を用
いているため、不一致判別の頻度は減少する。 Furthermore, when a mismatch counter is activated due to an error in the frame synchronization pattern and a mismatch is detected, initialization is performed using the complete match detection output, so accurate frame synchronization can be obtained. Furthermore, since a correlation pattern detection circuit is used, the frequency of mismatch determination is reduced.
第１図は本考案の一実施例の構成を示すブロツ
ク図。
１……ビツト同期回路、２……シフトレジス
タ、４……完全一致検出回路、６……相関パター
ン検出回路、７……ビツトカウンタ、８……Ｄフ
リツプフロツプ、９……不一致カウンタ。
FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. 1... Bit synchronization circuit, 2... Shift register, 4... Perfect match detection circuit, 6... Correlation pattern detection circuit, 7... Bit counter, 8... D flip-flop, 9... Mismatch counter.
Claims (1)
ームを構成するデータビツト数をＹとした受信デ
ジタルデータのビツトに同期したクロツクパルス
を計数しＹカウント毎にフレームクロツクパルス
を出力するビツトカウンタと、前記受信デジタル
データを受けて前記クロツクパルスによりシフト
させるシリアル入力／パラレル出力のシフトレジ
スタと、該シフトレジスタのパラレル出力ビツト
パターンがフレーム同期信号ビツトパターンと完
全一致していることを検出する完全一致検出回路
と、前記シフトレジスタのパラレル出力ビツトパ
ターンが前記フレーム同期信号ビツトパターンと
一定の相関を有することを検出する相関パターン
検出回路と、相関パターン検出回路の出力と前記
ビツトカウンタの出力との位相一致を判別する位
相一致判別手段と、前記フレームクロツクパルス
を計数して所定計数値以上にて出力を発生しかつ
前記位相一致判別手段の位相一致判別出力により
クリアされる不一致カウンタと、前記不一致カウ
ンタの出力発生中における前記完全一致検出回路
の出力により前記ビツトカウンタをイニシヤライ
ズする出力を発生するゲート手段とを備えたこと
を特徴とするフレーム同期回路。 a bit counter having a frame synchronization signal of N bits and counting clock pulses synchronized with bits of received digital data in which the number of data bits constituting one frame is Y, and outputting a frame clock pulse every Y counts; a serial input/parallel output shift register that receives received digital data and shifts it using the clock pulse; and a complete match detection circuit that detects that the parallel output bit pattern of the shift register completely matches the frame synchronization signal bit pattern. , a correlation pattern detection circuit for detecting that the parallel output bit pattern of the shift register has a certain correlation with the frame synchronization signal bit pattern; and a correlation pattern detection circuit for determining whether the output of the correlation pattern detection circuit and the output of the bit counter match in phase. a mismatch counter that counts the frame clock pulses and generates an output when the count value exceeds a predetermined value and is cleared by a phase match judgment output of the phase match judgment means; and an output of the mismatch counter. A frame synchronization circuit comprising: gate means for generating an output for initializing the bit counter according to the output of the perfect match detection circuit during generation.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18626384U JPH0210690Y2 (en) | 1984-12-10 | 1984-12-10 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18626384U JPH0210690Y2 (en) | 1984-12-10 | 1984-12-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61103946U JPS61103946U (en) | 1986-07-02 |
| JPH0210690Y2 true JPH0210690Y2 (en) | 1990-03-16 |
Family
ID=30743730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18626384U Expired JPH0210690Y2 (en) | 1984-12-10 | 1984-12-10 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0210690Y2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910005493B1 (en) * | 1988-12-14 | 1991-07-31 | 한국전기통신공사 | Apparatus for reframe synchronous multiplexer |
-
1984
- 1984-12-10 JP JP18626384U patent/JPH0210690Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61103946U (en) | 1986-07-02 |
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