JPS61251938A - Error detector - Google Patents

Abstract

PURPOSE:To detect the error for the occurrence of dissidence with even bits by inverting the parity generation output when dissidence is detected between outputs of dual conbinational function circuits. CONSTITUTION:Data set to a register 10 is duplexed by the same kind of physical function blocks 20 and 30 physically independently, and outputs Ai' and Ai'' of combinational function circuits 21 and 31 are inputted to a selecting circuit 22. Either of bits corresponding to each other is selected by the circuit 22 and is sent and is inputted to a parity generating circuit 24, and meanwhile, coincidence between outputs Ai' and Ai'' is detected by a comparator 23 to output a coincidence signal MATCH. If this signal MATCH is '0', the output of the circuit 24 is inverted to output Ap. In a receiving unit 2, parity check of data is performed by a parity check circuit 50 after outputs Ai and Ap are sampled and set to a register 40.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデータ処理装置のエラー検出回路に関し、特に
データ処理回路の遅延時間が複数クロックサイクル分に
も及び、エラーチェックのタイミングを確定できないよ
うな組合せ機能回路のエラー検出装置に関する。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention relates to an error detection circuit for a data processing device, and in particular to an error detection circuit in which the delay time of the data processing circuit extends to multiple clock cycles, making it impossible to determine the timing of error checking. The present invention relates to an error detection device for a combinational functional circuit.

（従来の技術） 従来、複数のクロックサイクルを必要とし、パリテイプ
レデイクションが不可能であってエラーチェックのタイ
ミングを確定できない組合せ機能回路においては、組合
せ機能回路を二重化し、一方の組合せ機能回路の出力を
データ出力として送信し、他方の組合せ機能回路の出力
をパリティ生成回路に入力してパリティを生成し、パリ
ティ出力として送信していた。(Prior Art) Conventionally, in combinational function circuits that require multiple clock cycles, parity prediction is impossible, and error check timing cannot be determined, the combinational function circuits are duplicated, and one combinational function is The output of the circuit was transmitted as a data output, and the output of the other combinational function circuit was input to a parity generation circuit to generate parity, which was then transmitted as a parity output.

（発明が解決しようとする問題点） 上述した従来のエラー検出装置では偶数ビットで不一致
を生じると正規のパリティと同一にな９、エラーの検出
が不可能になるという欠点がある。(Problems to be Solved by the Invention) The above-mentioned conventional error detection device has a drawback in that if a mismatch occurs in even numbered bits, the parity becomes the same as the normal parity9, making it impossible to detect the error.

本発明の目的は、二重化した組合雇機能回路の出力の対
応するビットのいずれか一方をデータ出力として送信す
るとともに上記データ出力からパリティを生成し、二重
化した組合せ機能回路の出力で不一致を検出したときに
はパリティ生成出力を反転させることによって上記欠点
を除去し、偶数ビットで不一致が生じたときにもエラー
の検出が可能なように構成したエラー検出装置を提供す
ることにある。An object of the present invention is to transmit one of the corresponding bits of the output of a duplicated combination function circuit as a data output, generate parity from the data output, and detect a mismatch in the output of the duplicated combination function circuit. The object of the present invention is to provide an error detection device configured to eliminate the above drawback by sometimes inverting the parity generation output, and to be able to detect an error even when a mismatch occurs in an even number of bits.

（問題点を解決するための手段） 本発明によるエラー検出装置は、送信ユニットと受信ユ
ニットとを具備して構成したものである。(Means for Solving the Problems) An error detection device according to the present invention includes a transmitting unit and a receiving unit.

送信ユニットは、エラーチェックのタイミングを有しな
い一対の組合せ機能を備え、上記一対の組合せ機能回路
の出力の対応するビットのいずれか一方をデータ出力と
して送信し、一対の組合せ機能口絡め出力の一致をそれ
ぞれの組合せ機能回路ごとに比較して検出し、一致検出
出力とデータ出力との排他的論理和を求め、排他的論理
和の出力をパリティ出力として送信するためのものであ
る。The transmitting unit is equipped with a pair of combinational functions that do not have an error check timing, and transmits either one of the corresponding bits of the outputs of the pair of combinational function circuits as a data output, and detects a match between the outputs of the pair of combinational functions. is compared and detected for each combinational function circuit, the exclusive OR of the coincidence detection output and the data output is determined, and the output of the exclusive OR is transmitted as a parity output.

受信ユニットは、送信ユニットから送信されたデータ出
力とパリティ出力とによシバリテイチェツクすることが
できるものである。The receiving unit is capable of performing a integrity check on the data output and parity output transmitted from the transmitting unit.

（実施例） 次に、本発明について図面を参照して説明する。(Example) Next, the present invention will be explained with reference to the drawings.

漉１図は、本発明によるエラー検出装置の一実施例を示
すブロック図である。第１図において、１を送信ユニッ
ト、２は受信ユニット、１０はデータレジスタ、２０．
３０はそれぞれ物理的機能ブロック、２１．３１はそれ
ぞれ組合せ機能回路、２２．５２はそれぞれ選択回路、
２５．３５はそれぞれ比較器、２４．３４はそれぞれパ
リティ生成回路、４０はデータレジスタ、５０はパリテ
ィチェック回路、である。Figure 1 is a block diagram showing an embodiment of an error detection device according to the present invention. In FIG. 1, 1 is a transmitting unit, 2 is a receiving unit, 10 is a data register, 20.
30 are physical functional blocks, 21.31 are combinational functional circuits, 22.52 are selection circuits,
25 and 35 are comparators, 24 and 34 are parity generation circuits, 40 is a data register, and 50 is a parity check circuit.

第１図において、データレジスタ１０にセットされたデ
ータは、一対の物理的に独立で、同じ種類の物理的機能
ブロック２０．５０によって二重化する。続いて組合せ
機能回路２１（例えば、先頭から連続するＯの要素の数
を計数する機能回路）の出力ＡＩと組合せ機能回路３１
の出力Ａ１とを選択回路２２に入力する。次に、対応す
るビットのいずれか一方を選択回路２２によシ選択し、
これをデータ出力Ａｉ（ｉ＝０，１．・・・ｎ）として
送信し、さらにパリティ生成回路２４に入力する。In FIG. 1, the data set in the data register 10 is duplicated by a pair of physically independent and identical physical function blocks 20.50. Next, the output AI of the combinational function circuit 21 (for example, a function circuit that counts the number of consecutive O elements from the beginning) and the combinational function circuit 31
The output A1 is input to the selection circuit 22. Next, one of the corresponding bits is selected by the selection circuit 22,
This is transmitted as data output Ai (i=0, 1 . . . n) and further inputted to the parity generation circuit 24.

一方、比較器２３によシＡｔ’、：Ａｔ塩の一致を比較
し、一致信号ＭＡＴＣＨを出力する。すなわち１ １１．　−　（ＡｎのＡｎ）、、、、　　ロ）を得る。On the other hand, the comparator 23 compares the At' and :At salts to see if they match, and outputs a match signal MATCH. That is, 1 11. - Obtain (An of An), ,, b).

ＭＡＴＣＨ信号が％Ｏｌのときにはパリティ生成回路２
４の出力を反転し、パリティ生成回路２４からＡｐを出
力する。すなわち、 Ａｐ＝Ａ、■Ａ１■１１９．■Ａｎ＄ＭＡＴＣＨ、、、
、、＋２１ が満足される。When the MATCH signal is %Ol, the parity generation circuit 2
4 is inverted, and the parity generation circuit 24 outputs Ap. That is, Ap=A, ■A1■119. ■An$MATCH...
,,+21 are satisfied.

受信ユニット２ではＡｔとＡｐとをサンプリングし、デ
ータレジスタ４０にセットする。その後、パリティチェ
ック回路５０でデータのパリティチェックを行う。The receiving unit 2 samples At and Ap and sets them in the data register 40. Thereafter, a parity check circuit 50 performs a parity check on the data.

（発明の効果） 以上説明したように本発明は、バリティダレデイクショ
ンが不可能な組合せ機能回路を二重化して組合せ機能回
路の出力によシパリティビットを生成し、両方の組合せ
機能回路の出力が不一致のときにはパリティを反転する
ことによりインターフェースを増加することなく、有効
にエラーを検出することができるという効果がある。(Effects of the Invention) As explained above, the present invention duplicates combinational function circuits in which no validity reduction is possible, generates a parity bit from the output of the combinational function circuit, and generates a parity bit from the output of both combinational function circuits. When there is a mismatch, the error can be effectively detected by inverting the parity without increasing the number of interfaces.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、本発明によるエラー検出回路の一実施例を示
すブロック図である。 １・１１−送信ユニット ２・・・受信ユニット ２０．５０・・・物理的機能ブロック ２１．３１・・・組合せ機能回路 ２２．３２・・・選択回路 ’ｌｓ、ｓｓ・・・比較器 ２４．５４＠・−パリティ生成回路 ４０・・φデータレジスタFIG. 1 is a block diagram showing one embodiment of an error detection circuit according to the present invention. 1.11 - Sending unit 2...Receiving unit 20.50...Physical function block 21.31...Combination function circuit 22.32...Selection circuit 'ls, ss...Comparator 24. [email protected] generation circuit 40..φ data register

Claims (1)

【特許請求の範囲】[Claims] エラーチェックのタイミングを有しない一対の組合せ機
能を備え、前記一対の組合せ機能回路の出力の対応する
ビットのいずれか一方をデータ出力として送信し、前記
一対の組合せ機能回路の出力の一致をそれぞれの組合せ
機能回路ごとに比較して検出し、一致検出出力と前記デ
ータ出力との排他的論理和を求め、前記排他的論理和の
出力をパリテイ出力として送信するための送信ユニット
と、前記送信ユニットから送信されたデータ出力とパリ
テイ出力とによりパリテイチェックすることができる受
信ユニットとを具備して構成したことを特徴とするエラ
ー検出装置。A pair of combinational functions without error check timing is provided, one of the corresponding bits of the outputs of the pair of combinational function circuits is transmitted as a data output, and the coincidence of the outputs of the pair of combinational function circuits is determined by each of the combinational functions. a transmitting unit for comparing and detecting each combinational functional circuit, determining an exclusive OR of a coincidence detection output and the data output, and transmitting an output of the exclusive OR as a parity output; An error detection device comprising: a receiving unit capable of performing a parity check based on a transmitted data output and a parity output.