JPS62171160A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はアモルファスシリコン半導体を用いる薄膜トラ
ンジスタに関するものである。
ンジスタに関するものである。
（従来技術およびその問題点）
近年、液晶等を用いた大容量表示素子としてアモルファ
スノリコン（以下ａ −Ｓ ｉ略す）をガラス等の絶縁
性基板上にマトリクス状に形成したアクティブマトリク
ス表示素子が有望視されている。
スノリコン（以下ａ −Ｓ ｉ略す）をガラス等の絶縁
性基板上にマトリクス状に形成したアクティブマトリク
ス表示素子が有望視されている。
第３図を用いて従来の薄膜トランジスタ（以下、ＴＰＴ
と略す。）の製造方法とその問題点について述べる。ま
ず、第３図（ａ）のようにガラス基板（１）上に第１の
金属膜によりゲート電極（２）を形成し、つづいて全面
に第一の絶縁膜（３）、ａ−９ｉ半導体膜（４）、第二
の絶縁膜（５）をプラズマＣＶＤにより真空を破ること
なく連続堆積する。３〜５の薄膜を連続堆積することは
半導体膜の上下の界面に不必要な界面糸位が形成される
のを防ぎ、良好なＴＰＴ特性を得るために適した手法で
ある。
と略す。）の製造方法とその問題点について述べる。ま
ず、第３図（ａ）のようにガラス基板（１）上に第１の
金属膜によりゲート電極（２）を形成し、つづいて全面
に第一の絶縁膜（３）、ａ−９ｉ半導体膜（４）、第二
の絶縁膜（５）をプラズマＣＶＤにより真空を破ること
なく連続堆積する。３〜５の薄膜を連続堆積することは
半導体膜の上下の界面に不必要な界面糸位が形成される
のを防ぎ、良好なＴＰＴ特性を得るために適した手法で
ある。
次に第１図（ｂ）のように第２の絶縁膜（５）をゲート
電極（２）の上方にのみ残るようにパターンニングし、
その後全面にリンドープのａ−Ｓｉ膜（６）及び第２の
金属膜（７）を順次積層する。リンドープのａ−９ｉ膜
（６）はａ−５ｉ膜（４）とソーストレイン電極になる
第２の金属膜７との間の良好オーミッタ接触を形成する
目的で用いられる。次に第３図（Ｃ）のようにホトレジ
スト層（８）を形成する。次いでホトレジスト層（８）
をマスクとして第２の金属膜７、リンドープのａ−３ｉ
膜（６）及びノンドープのａ −Ｓ ｉ膜（４）を順次
エツチングし、ホトレジスト層（８）を除去してソース
電極（９）およびドレイン電極（ｌＯ）を形成し、その
後透明導電膜よりなる絵素電極（１１）を第１図のよう
に形成する。
電極（２）の上方にのみ残るようにパターンニングし、
その後全面にリンドープのａ−Ｓｉ膜（６）及び第２の
金属膜（７）を順次積層する。リンドープのａ−９ｉ膜
（６）はａ−５ｉ膜（４）とソーストレイン電極になる
第２の金属膜７との間の良好オーミッタ接触を形成する
目的で用いられる。次に第３図（Ｃ）のようにホトレジ
スト層（８）を形成する。次いでホトレジスト層（８）
をマスクとして第２の金属膜７、リンドープのａ−３ｉ
膜（６）及びノンドープのａ −Ｓ ｉ膜（４）を順次
エツチングし、ホトレジスト層（８）を除去してソース
電極（９）およびドレイン電極（ｌＯ）を形成し、その
後透明導電膜よりなる絵素電極（１１）を第１図のよう
に形成する。
リンドープをしたａ−８ｉ膜（ｎ“）とノンドープのａ
−９ｉ膜とのエツチング速度差は小さいためノンドープ
のａ−Ｓｉ膜上のリンドープをしたａ−Ｓｉ膜を選択的
にエツチング除去するのは困難であるので、第３図に示
したＴＰＴでは第２の絶縁膜（５）がＴＰＴチャネル部
分のノンドープのａ −Ｓ ｉ膜（４）をエッチャント
から保護している。このように第２の絶縁膜（５）はゲ
ート電極と反対側のａ−Ｓｉ膜の界面に良好な界面状態
を形成するとともにａ −９ｉ膜（４）上にリンドープ
をしたａ−Ｓ ｉ膜を容易にパターンニングできるよう
（こするという目的をもっており、良好な特性、信頼性
を有するＴ Ｐ Ｔを形成するには極めて有効である。
−９ｉ膜とのエツチング速度差は小さいためノンドープ
のａ−Ｓｉ膜上のリンドープをしたａ−Ｓｉ膜を選択的
にエツチング除去するのは困難であるので、第３図に示
したＴＰＴでは第２の絶縁膜（５）がＴＰＴチャネル部
分のノンドープのａ −Ｓ ｉ膜（４）をエッチャント
から保護している。このように第２の絶縁膜（５）はゲ
ート電極と反対側のａ−Ｓｉ膜の界面に良好な界面状態
を形成するとともにａ −９ｉ膜（４）上にリンドープ
をしたａ−Ｓ ｉ膜を容易にパターンニングできるよう
（こするという目的をもっており、良好な特性、信頼性
を有するＴ Ｐ Ｔを形成するには極めて有効である。
しかし第２の絶縁膜（５）を用いることにより次のよう
な問題点が生じる。すなわち第３図のＴＰＴにおいては
第２の絶縁膜（５）がゲート電極（２）に対してオフセ
ットしないようパターンニングされること及びソースド
レイン電極（９）及び（１０）が第２の絶縁膜（５）に
対してオフセットしないようパターンニングされること
が必要である。これらの２回のパターンニングに際して
基板とホトマスクとのアラインメント誤差、エツチング
におけるサイドエッチ等を考慮すると第３図（ｄ）に示
した重なりＱ、及びＱ、としてそれぞれ数ミクロンが必
要である。又ソース電極（９）とドレイン電極（１０）
との間隔ρ３はレジストパターンの解像度以上でなくて
はならない。このためゲート電極（２）の幅ａ、ハ２
（Ｑｔ ＋ ０．ｔ） ＋ ｙｓとなり相当大きな値に
ならざるをえない。
な問題点が生じる。すなわち第３図のＴＰＴにおいては
第２の絶縁膜（５）がゲート電極（２）に対してオフセ
ットしないようパターンニングされること及びソースド
レイン電極（９）及び（１０）が第２の絶縁膜（５）に
対してオフセットしないようパターンニングされること
が必要である。これらの２回のパターンニングに際して
基板とホトマスクとのアラインメント誤差、エツチング
におけるサイドエッチ等を考慮すると第３図（ｄ）に示
した重なりＱ、及びＱ、としてそれぞれ数ミクロンが必
要である。又ソース電極（９）とドレイン電極（１０）
との間隔ρ３はレジストパターンの解像度以上でなくて
はならない。このためゲート電極（２）の幅ａ、ハ２
（Ｑｔ ＋ ０．ｔ） ＋ ｙｓとなり相当大きな値に
ならざるをえない。
具体的な例で示すとり、及びＱ、２として３μｍ、 １
２３として５μｍ程度が必要であり、この場合ゲート電
極の幅は１７μｍｓ トランジスタのしは１１μｍと
なる。この寸法のＴＦＴをケート２４０本、ソース３６
０本で駆動するのに充分なオン電流を確保てきるようＴ
Ｆ’Ｔ（７）Ｗ／Ｌ比を設定すると、ゲー）・−ドレイ
ン間の寄生容量とチャンネル部分の容量の和は約０．０
７ｐＦとなる。一方各絵素電極における液晶の容量は約
０ 、５ ｐＦであるので、ＴＦＴをオン−オフさせる
ために印加するゲートパルスの立ち上がりと立ち下り時
に液晶セルの電位が変動し、液晶に直流電圧成分が印加
されるという欠点があった。この欠点を解消するために
はゲート−ドレイン間の寄生容量とチャンネル部分の寄
生容量の和を各絵素電極における液晶の容量の１／１０
程度とする必要がある。
２３として５μｍ程度が必要であり、この場合ゲート電
極の幅は１７μｍｓ トランジスタのしは１１μｍと
なる。この寸法のＴＦＴをケート２４０本、ソース３６
０本で駆動するのに充分なオン電流を確保てきるようＴ
Ｆ’Ｔ（７）Ｗ／Ｌ比を設定すると、ゲー）・−ドレイ
ン間の寄生容量とチャンネル部分の容量の和は約０．０
７ｐＦとなる。一方各絵素電極における液晶の容量は約
０ 、５ ｐＦであるので、ＴＦＴをオン−オフさせる
ために印加するゲートパルスの立ち上がりと立ち下り時
に液晶セルの電位が変動し、液晶に直流電圧成分が印加
されるという欠点があった。この欠点を解消するために
はゲート−ドレイン間の寄生容量とチャンネル部分の寄
生容量の和を各絵素電極における液晶の容量の１／１０
程度とする必要がある。
この欠点の解消法として、これまで自己整合法を用いた
ＴＰＴ形成法がいくつか報告されている。
ＴＰＴ形成法がいくつか報告されている。
（特開昭５９−１６３８６８号、同５９−８９・１６８
号、同５９−１９３７６号、同５９−１９３７７号、同
５９−１９３７９号、同５９−１１３６６７号公報等）
。しかしすてに報告されているこれらの自己整合１’
Ｆ Ｔは次のような欠点を存している。
号、同５９−１９３７６号、同５９−１９３７７号、同
５９−１９３７９号、同５９−１１３６６７号公報等）
。しかしすてに報告されているこれらの自己整合１’
Ｆ Ｔは次のような欠点を存している。
まず特開昭５９−１９３７９号、同５９−１９３７７号
、同５９−１９３７６号、同５９−１６３８６８号、同
５９−１１３６６７号公報においては自己整合プロセス
においてリンドープをしたａ −Ｓ ｉ膜等のプラズマ
ＣＶＤによって形成した薄膜のリフトオフ工程を含んで
いる。しかしリフトオフ工程は原理的にリフトオフ・ス
テンンルのエツジにおける薄膜の段切れを利用するもの
であるため、プラズマＣＶＤで形成したステップカバレ
ージのよい薄膜をリフトオフによって歩留りよくパター
ンニングすることは困難である。一方、特開昭５９−８
９４６８号公報においてはプラズマＣＶＤによって形成
した薄膜のリフトオフ工程を含まないが、第一の絶縁膜
、半導体膜、第二の絶縁膜を真空を破ることなく連続堆
積することが不可能な構造であるため、良好なＴＰＴ特
性が得られにくいという欠点がある。
、同５９−１９３７６号、同５９−１６３８６８号、同
５９−１１３６６７号公報においては自己整合プロセス
においてリンドープをしたａ −Ｓ ｉ膜等のプラズマ
ＣＶＤによって形成した薄膜のリフトオフ工程を含んで
いる。しかしリフトオフ工程は原理的にリフトオフ・ス
テンンルのエツジにおける薄膜の段切れを利用するもの
であるため、プラズマＣＶＤで形成したステップカバレ
ージのよい薄膜をリフトオフによって歩留りよくパター
ンニングすることは困難である。一方、特開昭５９−８
９４６８号公報においてはプラズマＣＶＤによって形成
した薄膜のリフトオフ工程を含まないが、第一の絶縁膜
、半導体膜、第二の絶縁膜を真空を破ることなく連続堆
積することが不可能な構造であるため、良好なＴＰＴ特
性が得られにくいという欠点がある。
（発明の目的）
本発明の目的は上記欠点を除去し、大容量表示が可能で
かつ良好なＴＰＴ特性が再現性よく得られるＴＰＴの製
造性を提供することにある。すなわち本発明の要点は上
記欠点を克服するため、第３図に示したＴＰＴの製造法
に基本的に従いながら、第２の絶縁膜（５）をゲート電
極（２）に対して自己整合することによりゲート電極（
２）の幅Ｑを縮小し、大容量表示を可能にずろことにあ
る。第１図の断面図及び第２図の平面図によって本発明
のＴ ＰＴ製造法を実施例により詳細に説明する。
かつ良好なＴＰＴ特性が再現性よく得られるＴＰＴの製
造性を提供することにある。すなわち本発明の要点は上
記欠点を克服するため、第３図に示したＴＰＴの製造法
に基本的に従いながら、第２の絶縁膜（５）をゲート電
極（２）に対して自己整合することによりゲート電極（
２）の幅Ｑを縮小し、大容量表示を可能にずろことにあ
る。第１図の断面図及び第２図の平面図によって本発明
のＴ ＰＴ製造法を実施例により詳細に説明する。
（実施例）
まず第１図（ａ）のようにガラス基板（例えばコーニン
グ社＃７０５９）（２１）上に不透明な第一の金属膜よ
りなるゲート電極（２２）を２０００〜４０００人のＴ
ａによって形成し、陽極酸化によってＴａ２０５膜（２
３）を形成する。
グ社＃７０５９）（２１）上に不透明な第一の金属膜よ
りなるゲート電極（２２）を２０００〜４０００人のＴ
ａによって形成し、陽極酸化によってＴａ２０５膜（２
３）を形成する。
次に第１図（ｂ）のようにプラズマＣＶＤによりゲート
絶縁膜（２４）、ａ −Ｓ ｉ半導体膜（２５）、保護
絶縁膜（２６）を真空を破ることなく連続堆積する。ゲ
ート絶縁膜（２４）としては例えば１０００〜３０００
人の５ｉｎｓ、ＳｉＮｘ等を用い、保護絶縁膜（２６）
としては例えば１０００〜１００００人の５ｉｆｔ、Ｓ
ｉＮｘ等を用いる。次にボン型レジストを塗布し、背面
より露光し、第１図（Ｃ）のようにゲート電極（２２）
に自己整合されたレジストパターン（２７）を形成する
。この背面からの露光を可能にするためにはａ−Ｓｉ膜
（２５）の膜厚は１０００Å以下であることが好ましく
、例えば１００〜７００人程度とする。次にレジストパ
ターン（２７）をマスクとして保護絶縁膜（２６）をエ
ツチングしレジストを除去して第１図（ｄ）のようにパ
ターンニングする。保護絶縁膜（２６）とゲート電極（
２２）との重なり乙は０．５〜１μｍとすることができ
ろ。
絶縁膜（２４）、ａ −Ｓ ｉ半導体膜（２５）、保護
絶縁膜（２６）を真空を破ることなく連続堆積する。ゲ
ート絶縁膜（２４）としては例えば１０００〜３０００
人の５ｉｎｓ、ＳｉＮｘ等を用い、保護絶縁膜（２６）
としては例えば１０００〜１００００人の５ｉｆｔ、Ｓ
ｉＮｘ等を用いる。次にボン型レジストを塗布し、背面
より露光し、第１図（Ｃ）のようにゲート電極（２２）
に自己整合されたレジストパターン（２７）を形成する
。この背面からの露光を可能にするためにはａ−Ｓｉ膜
（２５）の膜厚は１０００Å以下であることが好ましく
、例えば１００〜７００人程度とする。次にレジストパ
ターン（２７）をマスクとして保護絶縁膜（２６）をエ
ツチングしレジストを除去して第１図（ｄ）のようにパ
ターンニングする。保護絶縁膜（２６）とゲート電極（
２２）との重なり乙は０．５〜１μｍとすることができ
ろ。
次に全面にリンドープのｎ“−ａ−５ｉ膜（２８）及び
第２の金属膜（２９）を積層し、フォトレジスト（３０
）を塗布し、フォトレジスト（３０）をフォトマスクを
使用してレジスト側から専売して第１図（ｅ）のように
パターンニングする。次にフォトレジスト（３０）をマ
スクとして第２の金属膜（２９）、リンドープのｎ”−
ａ−９ｉ膜（２８）、及びａ −Ｓ ｉ膜（２５）をエ
ツチングして第１図（ｆ）のようにパターンニングして
ソース電極（３１）およびドレイン電極（３２）を形成
し、その後透明導電膜よりなろ絵素電極（３３）を形成
して第１図（ｆ）のようなＴＰＴを形成する。このよう
に本発明の製造法によると保護絶縁膜（２６）とケート
電極（２２）の重なりり、を０．５〜１μｍとすること
ができるため、ゲート電ｔｌ！（２２）の幅ρをそれに
応じて従来法より小さくすることができ大容量表示が可
能となる。
第２の金属膜（２９）を積層し、フォトレジスト（３０
）を塗布し、フォトレジスト（３０）をフォトマスクを
使用してレジスト側から専売して第１図（ｅ）のように
パターンニングする。次にフォトレジスト（３０）をマ
スクとして第２の金属膜（２９）、リンドープのｎ”−
ａ−９ｉ膜（２８）、及びａ −Ｓ ｉ膜（２５）をエ
ツチングして第１図（ｆ）のようにパターンニングして
ソース電極（３１）およびドレイン電極（３２）を形成
し、その後透明導電膜よりなろ絵素電極（３３）を形成
して第１図（ｆ）のようなＴＰＴを形成する。このよう
に本発明の製造法によると保護絶縁膜（２６）とケート
電極（２２）の重なりり、を０．５〜１μｍとすること
ができるため、ゲート電ｔｌ！（２２）の幅ρをそれに
応じて従来法より小さくすることができ大容量表示が可
能となる。
具体例で示すと（ｂ＋Ｑｔを３μｍ程度とすることがで
き、Ｑ３を５μｍとするとゲート電極の幅は１１μｍと
することができる。この寸法のＴＰＴをゲート２４０本
、ソース３５０本で駆動するのに充分なオン電流を確保
できるようＴＰＴのＷ／Ｌ比を設定すると、ゲート−ド
レイン間の寄生容量とチャンネル部分の容量の和は約０
．０４ｐＦとなり、各絵素電極におけろ液晶の容ｌＯ，
５ｐＦの１／ｌ Ｏ以下とすることができた。また本発
明におけるＴＰＴにおいては従来法と同じくゲート絶縁
膜、半導体膜、保護絶縁膜を真空と破ることなく連続堆
積することができ、良好な特性のＴＰＴを歩留りよく得
ることができる。
き、Ｑ３を５μｍとするとゲート電極の幅は１１μｍと
することができる。この寸法のＴＰＴをゲート２４０本
、ソース３５０本で駆動するのに充分なオン電流を確保
できるようＴＰＴのＷ／Ｌ比を設定すると、ゲート−ド
レイン間の寄生容量とチャンネル部分の容量の和は約０
．０４ｐＦとなり、各絵素電極におけろ液晶の容ｌＯ，
５ｐＦの１／ｌ Ｏ以下とすることができた。また本発
明におけるＴＰＴにおいては従来法と同じくゲート絶縁
膜、半導体膜、保護絶縁膜を真空と破ることなく連続堆
積することができ、良好な特性のＴＰＴを歩留りよく得
ることができる。
又、本実１血例においてはゲート絶縁膜としてタンクル
の陽極酸化膜Ｔ” ａ２ｏ ｓ （２３）とプラズマＣ
ｖＤによる絶縁膜ＳｉＯ２または５ｉＮｘ（２４）との
二層構造としているが、これは次のような理由による。
の陽極酸化膜Ｔ” ａ２ｏ ｓ （２３）とプラズマＣ
ｖＤによる絶縁膜ＳｉＯ２または５ｉＮｘ（２４）との
二層構造としているが、これは次のような理由による。
すなわち本発明においては保護絶縁膜（２５）はゲート
電極（２２）に自己整合して形成されるため第２図の平
面図の円で囲んだ部分はアモルファスシリコン膜のエッ
チャントによってゲート絶縁膜かダメージを受け、ゲー
トとソースドレイン間のリークを生じやすい。これに対
してゲート絶縁膜を二層構造とすることにより、このリ
ークの発生を抑制することができる。
電極（２２）に自己整合して形成されるため第２図の平
面図の円で囲んだ部分はアモルファスシリコン膜のエッ
チャントによってゲート絶縁膜かダメージを受け、ゲー
トとソースドレイン間のリークを生じやすい。これに対
してゲート絶縁膜を二層構造とすることにより、このリ
ークの発生を抑制することができる。
（発明の効果）
本発明によれば従来法よりもゲートドレイン間とチャネ
ル部の寄生容量を減少させたＴＰＴを特性、歩留りよく
得ることができ、従来よりもより大容量の液晶表示が可
能となった。
ル部の寄生容量を減少させたＴＰＴを特性、歩留りよく
得ることができ、従来よりもより大容量の液晶表示が可
能となった。
第１図は本発明の詳細な説明するためのＴＰＴの断面図
、第２図は従来のＴＰＴの製造法を説明するためのＴＰ
Ｔの断面図である。 第３図は本発明のＴＰＴの平面図である。 図中の番号は以下の通りである： （１）・・・ガラス基板、 （２）・・・ゲート電極
、（３）・・第一の絶縁膜、 （４）・・・ａ−８ｔ
半導体膜、（５）・・・第二の絶縁膜、 （６）・・・リンドープのｎ′″−ａ−５ｉ膜、（７）
・・・第二の金属膜、 （８）・・・フォトレジスト
、（９）・・・ソース電極、 （１０）・・ドレ
イン電極、（１１）・・・絵素電極、 （２１）
・・・ガラス基板、（２２）・・・ゲート電極、
（２３）・・・陽極酸化膜、（２４）・・・ゲート絶縁
膜、 （２５）・・・ａ −Ｓ ｉ半導体膜、（２６
）・・・保護絶縁膜、 （２７）・・・フォトレジ
スト、（２８）−・・リンドープのｎ”−ａ−５ｉ膜、
（２９）・・・第二の金属膜、（３０）・・・フォトレ
ジスト、（３１）・・・ソース電極、 （３２）
・・・ドレイン電極、（３３）・・・絵素電極。 °第１図
、第２図は従来のＴＰＴの製造法を説明するためのＴＰ
Ｔの断面図である。 第３図は本発明のＴＰＴの平面図である。 図中の番号は以下の通りである： （１）・・・ガラス基板、 （２）・・・ゲート電極
、（３）・・第一の絶縁膜、 （４）・・・ａ−８ｔ
半導体膜、（５）・・・第二の絶縁膜、 （６）・・・リンドープのｎ′″−ａ−５ｉ膜、（７）
・・・第二の金属膜、 （８）・・・フォトレジスト
、（９）・・・ソース電極、 （１０）・・ドレ
イン電極、（１１）・・・絵素電極、 （２１）
・・・ガラス基板、（２２）・・・ゲート電極、
（２３）・・・陽極酸化膜、（２４）・・・ゲート絶縁
膜、 （２５）・・・ａ −Ｓ ｉ半導体膜、（２６
）・・・保護絶縁膜、 （２７）・・・フォトレジ
スト、（２８）−・・リンドープのｎ”−ａ−５ｉ膜、
（２９）・・・第二の金属膜、（３０）・・・フォトレ
ジスト、（３１）・・・ソース電極、 （３２）
・・・ドレイン電極、（３３）・・・絵素電極。 °第１図
Claims (1)
- 【特許請求の範囲】 １、ガラス基板上に不透明な第一の金属膜よりなるゲー
ト電極、第一の絶縁膜、ノンドープのアモルファスシリ
コン半導体膜、第二の絶縁膜およびポジ型レジストを順
次積層し、次いで薄膜トランジスタ形成部分以外の部分
をホトレジストがコートされているガラス基板面側から
露光現像し、該レジストを薄膜トランジスタ形成部分の
ゲート電極上方にのみ残し、この状態で前記第二の絶縁
膜をエッチングし、該レジストを除去した後、リンドー
プのアモルファスシリコン膜、第二の金属膜、該レジス
トを順次積層し、該レジストをパターンニングした後、
該レジストをマスクとして第二の金属膜、リンドープの
アモルファスシリコン、ノンドープのアモルファスシリ
コン膜をエッチングしてソース及びトレイン電極を形成
し、しかる後にトレイン電極と一部重畳するように絵素
電極を形成することを特徴とするアクティブマトリクス
液晶表示装置用薄膜トランジスタ。 ２、ゲート電極がタンタルから得られる第１項記載の薄
膜トランジスタ。 ３、ゲート電極が陽極酸化により一部酸化され、第１の
絶縁膜の１部となる第１項記載の薄膜トランジスタ。 ４、アモルファスシリコン半導体膜の膜厚が１０００Å
以下であることを特徴とする特許請求の範囲第１項記載
の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61012920A JPS62171160A (ja) | 1986-01-22 | 1986-01-22 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61012920A JPS62171160A (ja) | 1986-01-22 | 1986-01-22 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62171160A true JPS62171160A (ja) | 1987-07-28 |
Family
ID=11818766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61012920A Pending JPS62171160A (ja) | 1986-01-22 | 1986-01-22 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62171160A (ja) |
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- 1986-01-22 JP JP61012920A patent/JPS62171160A/ja active Pending
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