JPH01161869A - 非晶質シリコン薄膜トランジスタの製造方法 - Google Patents
非晶質シリコン薄膜トランジスタの製造方法Info
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- JPH01161869A JPH01161869A JP62320545A JP32054587A JPH01161869A JP H01161869 A JPH01161869 A JP H01161869A JP 62320545 A JP62320545 A JP 62320545A JP 32054587 A JP32054587 A JP 32054587A JP H01161869 A JPH01161869 A JP H01161869A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は非晶質シリコン薄膜トランジスタの製造方法に
関するものである。
関するものである。
[従来の技術]
従来、薄型の1画像表示装置として、非晶質シリコンを
用いたMIS型の薄膜トランジスタをスイッチング素子
として各画素毎に設けた液晶マトリクス表示装置、いわ
ゆるアクティブマトリクス型液晶表示装置がある。
用いたMIS型の薄膜トランジスタをスイッチング素子
として各画素毎に設けた液晶マトリクス表示装置、いわ
ゆるアクティブマトリクス型液晶表示装置がある。
第3図は上記アクティブマトリクス型液晶表示装置の一
構成例を示したものである。走査線9のうち例えばyl
が選択されると、これに連なる各薄膜トランジスタ11
のゲートは一斉にオンし、これらオンした薄膜トランジ
スタ11のソースを通して、各信号線10より、画像情
報に対応した信号電圧が各トランジスタのドレインに伝
達される。この各ドレインには画素電極(図示せず。)
が接続され、この画素電極と液晶層12を挟んで他方の
基板上に形成された対向電極13との電圧差により、液
晶層12の光透過率を変化させて画像表示を行なう。ま
た、上記ゲートがオフした後も上記画素電極と対向電極
13との間の電圧差はつぎに走査線y1が選択されるま
で保持されるため、各画素に対応した液晶はスタティッ
ク駆動されることになり、高コントラストの画像表示を
得ることができる。
構成例を示したものである。走査線9のうち例えばyl
が選択されると、これに連なる各薄膜トランジスタ11
のゲートは一斉にオンし、これらオンした薄膜トランジ
スタ11のソースを通して、各信号線10より、画像情
報に対応した信号電圧が各トランジスタのドレインに伝
達される。この各ドレインには画素電極(図示せず。)
が接続され、この画素電極と液晶層12を挟んで他方の
基板上に形成された対向電極13との電圧差により、液
晶層12の光透過率を変化させて画像表示を行なう。ま
た、上記ゲートがオフした後も上記画素電極と対向電極
13との間の電圧差はつぎに走査線y1が選択されるま
で保持されるため、各画素に対応した液晶はスタティッ
ク駆動されることになり、高コントラストの画像表示を
得ることができる。
ところで薄膜トランジスタ11の製造方法として、信頼
性、製造工程の再現性等の見地から、ゲート絶縁層、非
晶質シリコン層、保護絶縁層を順次形成する工程を有す
るものが特開昭!Ml−212177号公報に開示され
ている。
性、製造工程の再現性等の見地から、ゲート絶縁層、非
晶質シリコン層、保護絶縁層を順次形成する工程を有す
るものが特開昭!Ml−212177号公報に開示され
ている。
第4図は上記従来の製造方法による製造工程を示したも
ので、まず、ガラス等の絶縁性基板14にゲート電極1
5を形成し、つぎにゲート絶縁層16、非晶質シリコン
層17および保護絶縁層18を順次形成する(a)。つ
ぎにゲート電極15と一部が重なるように保護絶縁層1
8を開口して非晶質シリコン層17を露出させる(b)
。つぎにドナーあるいはアクセプタとなる不純物を適量
含んだシリコン層19を形成し、このシリコン層19、
保護絶縁層18および非晶質シリコン層17を選択的に
除去し、上記開口部を含む島状構造を形成する(c)。
ので、まず、ガラス等の絶縁性基板14にゲート電極1
5を形成し、つぎにゲート絶縁層16、非晶質シリコン
層17および保護絶縁層18を順次形成する(a)。つ
ぎにゲート電極15と一部が重なるように保護絶縁層1
8を開口して非晶質シリコン層17を露出させる(b)
。つぎにドナーあるいはアクセプタとなる不純物を適量
含んだシリコン層19を形成し、このシリコン層19、
保護絶縁層18および非晶質シリコン層17を選択的に
除去し、上記開口部を含む島状構造を形成する(c)。
つぎに透明導電層20を形成し、これを選択的に除去し
、ソース、ドレイン電極パターン、ソース配線パターン
および画素電極パターンを形成し、この透明導電層20
によるパターンをマスクとしてシリコン層19を除去す
る(d)。
、ソース、ドレイン電極パターン、ソース配線パターン
および画素電極パターンを形成し、この透明導電層20
によるパターンをマスクとしてシリコン層19を除去す
る(d)。
[発明が解決しようとする問題点]
上記従来例では、シリコン層19を工程(c)および工
程(d)で2回エツチングしており、時間的およびコス
ト的に望ましい製造工程とはいえない。また、上記島状
構造を形成する際、エツチングのマスクとしてフォトレ
ジストを用いているが、このことにより以下のような不
都合を生じている。まず第1に、ウェットエツチング法
を用いることができないので、製造上高スループツト化
が期待できない。第2に、シリコン層上に直接フォトレ
ジストを塗布するため、このフォトレジストを剥離した
後のシリコン層表面は十分清浄とはいえず、つぎの工程
において形成する金属層と良好なコンタクトを形成する
ことが難しいことである。
程(d)で2回エツチングしており、時間的およびコス
ト的に望ましい製造工程とはいえない。また、上記島状
構造を形成する際、エツチングのマスクとしてフォトレ
ジストを用いているが、このことにより以下のような不
都合を生じている。まず第1に、ウェットエツチング法
を用いることができないので、製造上高スループツト化
が期待できない。第2に、シリコン層上に直接フォトレ
ジストを塗布するため、このフォトレジストを剥離した
後のシリコン層表面は十分清浄とはいえず、つぎの工程
において形成する金属層と良好なコンタクトを形成する
ことが難しいことである。
本発明は、非晶質シリコン薄膜トランジスタの製造に際
し、製造工程の削減、高スルーブツト化および特性の安
定化を図った製造方法を提供することを目的としたもの
である。
し、製造工程の削減、高スルーブツト化および特性の安
定化を図った製造方法を提供することを目的としたもの
である。
【問題点を解決するための手段]
本発明は、所定の形状を有したゲート電極を形成した絶
縁性基板上にゲート絶縁層を形成し、このゲート絶縁層
上に非晶質シリコン層を形成し、この非晶質シリコン層
上に保護絶縁層を形成する工程と、上記保護絶縁層を選
択的に除去し、上記ゲート電極のパターンの少なくとも
一部と重なるように上記非晶質シリコン層を露出させる
工程と、上記保護絶縁層および非晶質シリコン層上にシ
リコン層を波管する工程と、このシリコン層上にソース
およびドレイン電極形状のマスクを形成し、このマスク
を用いて上記シリコン層および非晶質シリコン層を除去
する工程とを有して非晶質シリコン薄膜トランジスタを
製造することにより、上記問題点を解消するものである
。
縁性基板上にゲート絶縁層を形成し、このゲート絶縁層
上に非晶質シリコン層を形成し、この非晶質シリコン層
上に保護絶縁層を形成する工程と、上記保護絶縁層を選
択的に除去し、上記ゲート電極のパターンの少なくとも
一部と重なるように上記非晶質シリコン層を露出させる
工程と、上記保護絶縁層および非晶質シリコン層上にシ
リコン層を波管する工程と、このシリコン層上にソース
およびドレイン電極形状のマスクを形成し、このマスク
を用いて上記シリコン層および非晶質シリコン層を除去
する工程とを有して非晶質シリコン薄膜トランジスタを
製造することにより、上記問題点を解消するものである
。
[実施例]
以下、本発明の一実施例を第1図に基づいて説明する。
同図において、まず、ガラス等の絶縁性基板1に例えば
C「等の金属によってゲート電極2を形成し、つぎに窒
化シリコンあるいは酸化シリコンによるゲート絶縁層3
、非晶質シリコン層4および窒化シリコンあるいは酸化
シリコンによる保護絶縁層5を例えばプラズマCVD法
により順次形成する(a)。つぎに保護絶縁層5を緩衝
フッ酸溶液により選択的にエツチングし、ゲート電極2
の少なくとも一部と重なるように非晶質シリコン層4を
露出させる(b)。つぎに不純物としてリンを適量含ん
だシリコン層6および例えばTi等を用いて金属層7を
順次形成し、金属層7としてTiを用いた場合にはフッ
ショウ酸水溶液を用いて金属層7を選択的にエツチング
し、これをソースおよびドレイン電極の形状にパターニ
ングする。
C「等の金属によってゲート電極2を形成し、つぎに窒
化シリコンあるいは酸化シリコンによるゲート絶縁層3
、非晶質シリコン層4および窒化シリコンあるいは酸化
シリコンによる保護絶縁層5を例えばプラズマCVD法
により順次形成する(a)。つぎに保護絶縁層5を緩衝
フッ酸溶液により選択的にエツチングし、ゲート電極2
の少なくとも一部と重なるように非晶質シリコン層4を
露出させる(b)。つぎに不純物としてリンを適量含ん
だシリコン層6および例えばTi等を用いて金属層7を
順次形成し、金属層7としてTiを用いた場合にはフッ
ショウ酸水溶液を用いて金属層7を選択的にエツチング
し、これをソースおよびドレイン電極の形状にパターニ
ングする。
つぎに金属層7のパターンをマスクとしてシリコン層6
および非晶質シリコン層4を有機アルカリ溶液例えばP
AW(パイロカテコール・ジアミン・ウォーター)を用
いてエツチングし、ソースおよびドレイン電極の形成さ
れた島状構、造を形成する(c)。つぎにITO等の透
明導電層8を形成し、この透明導電層8としてITOを
用いた場合には塩化第二鉄系溶液を用いて、透明導電層
8を選択的にエツチングし、ソース電極に接続されたソ
ース配線およびドレイン電極に接続された画素電極を形
成する(d)。
および非晶質シリコン層4を有機アルカリ溶液例えばP
AW(パイロカテコール・ジアミン・ウォーター)を用
いてエツチングし、ソースおよびドレイン電極の形成さ
れた島状構、造を形成する(c)。つぎにITO等の透
明導電層8を形成し、この透明導電層8としてITOを
用いた場合には塩化第二鉄系溶液を用いて、透明導電層
8を選択的にエツチングし、ソース電極に接続されたソ
ース配線およびドレイン電極に接続された画素電極を形
成する(d)。
以上の製造方法により、シリコン層6は1回の工程(C
)のみでエツチングされるため、非晶質シリコン薄膜ト
ランジスタの製造工程の削減、高スループツト化および
特性の安定化を実現できるものである。
)のみでエツチングされるため、非晶質シリコン薄膜ト
ランジスタの製造工程の削減、高スループツト化および
特性の安定化を実現できるものである。
なお、ソースおよびドレインの電極の形成された島状構
造を形成する際、金属層7の代わりにフォトレジストを
塗布し、このフォトレジストをソースおよびドレイン形
状にパターニングし、このパターンをマスクとしてシリ
コン層6および非晶質シリコン層4をエツチングしても
よい。但し、この方法を用いた場合には、シリコン層6
および非晶質シリコン層4のエツチングに有機アルカリ
系の溶液を用いるとフォトレジストが侵されるため、C
F4系のガスを用いたドライエツチング法を用いなけれ
ばならない。この方法で製造した非晶質シリコン薄膜ト
ランジスタの断面形状を第2図に示す。
造を形成する際、金属層7の代わりにフォトレジストを
塗布し、このフォトレジストをソースおよびドレイン形
状にパターニングし、このパターンをマスクとしてシリ
コン層6および非晶質シリコン層4をエツチングしても
よい。但し、この方法を用いた場合には、シリコン層6
および非晶質シリコン層4のエツチングに有機アルカリ
系の溶液を用いるとフォトレジストが侵されるため、C
F4系のガスを用いたドライエツチング法を用いなけれ
ばならない。この方法で製造した非晶質シリコン薄膜ト
ランジスタの断面形状を第2図に示す。
[発明の効果]
本発明によれば、シリコン層のエツチングを非晶質シリ
コン層のエツチングと同時に行なうことができるので、
製造工程が短縮され、歩留り向上が期待できる。さらに
、ソースおよびドレイン電極の形成された島状構造を形
成する際のマスクとして金属層を用いれば、シリコン層
および非晶質シリコン層のエツチングに有機アルカリ系
溶液を用いたウェットエツチング法を用いることができ
るので、製造工程の高スループツト化を実現でき、さら
に、シリコン層の表面が直接フォトレジストにさらされ
ることがないので、ソースおよびドレイン金属との間に
良好なコンタクトが形成でき、特性の安定化が期待でき
る。
コン層のエツチングと同時に行なうことができるので、
製造工程が短縮され、歩留り向上が期待できる。さらに
、ソースおよびドレイン電極の形成された島状構造を形
成する際のマスクとして金属層を用いれば、シリコン層
および非晶質シリコン層のエツチングに有機アルカリ系
溶液を用いたウェットエツチング法を用いることができ
るので、製造工程の高スループツト化を実現でき、さら
に、シリコン層の表面が直接フォトレジストにさらされ
ることがないので、ソースおよびドレイン金属との間に
良好なコンタクトが形成でき、特性の安定化が期待でき
る。
第1図は本発明の一実施例におけるアクティブマトリク
ス型液晶表示装置用非晶質シリコン薄膜トランジスタの
製造工程を示した工程断面図、第2図は本発明の他の実
施例におけるアクティブマトリクス型液晶表示装置用非
晶質シリコン薄膜トランジスタの断面図、第3図はアク
ティブマド・リクス型液晶表示装置の構成を示した電気
回路図、第4図は従来のアクティブマトリクス型液晶表
示装置用非晶質シリコン薄膜トランジスタの製造工程を
示した工程断面図である。 1・・・絶縁性基板 2・・・ゲート電極 3・・・ゲート絶縁属 4・・・非晶質シリコン層 5・・・保護絶縁層 6・・・シリコン層 7・・・マスク 以 上
ス型液晶表示装置用非晶質シリコン薄膜トランジスタの
製造工程を示した工程断面図、第2図は本発明の他の実
施例におけるアクティブマトリクス型液晶表示装置用非
晶質シリコン薄膜トランジスタの断面図、第3図はアク
ティブマド・リクス型液晶表示装置の構成を示した電気
回路図、第4図は従来のアクティブマトリクス型液晶表
示装置用非晶質シリコン薄膜トランジスタの製造工程を
示した工程断面図である。 1・・・絶縁性基板 2・・・ゲート電極 3・・・ゲート絶縁属 4・・・非晶質シリコン層 5・・・保護絶縁層 6・・・シリコン層 7・・・マスク 以 上
Claims (3)
- (1)所定の形状を有したゲート電極を形成した絶縁性
基板上にゲート絶縁層を形成し、このゲート絶縁層上に
非晶質シリコン層を形成し、この非晶質シリコン層上に
保護絶縁層を形成する工程と、上記保護絶縁層を選択的
に除去して、上記ゲート電極のパターンの少なくとも一
部と重なるように上記非晶質シリコン層を露出させる工
程と、上記保護絶縁層および非晶質シリコン層上にドナ
ーあるいはアクセプタとなる不純物を含んだシリコン層
を被着する工程と、 上記不純物を含んだシリコン層上にソースおよびドレイ
ン電極形状のマスクを形成し、このマスクを用いて上記
不純物を含んだシリコン層および非晶質シリコン層を除
去する工程とからなる非晶質シリコン薄膜トランジスタ
の製造方法。 - (2)上記マスクがソースおよびドレイン電極形状にパ
ターニングされた金属層であることを特徴とする特許請
求の範囲第1項記載の非晶質シリコン薄膜トランジスタ
の製造方法。 - (3)上記金属層によるマスクを用いて上記不純物を含
んだシリコン層および上記非晶質シリコン層を除去する
際の処理薬品が有機アルカリ系の溶液であることを特徴
とする特許請求の範囲第2項記載の非晶質シリコン薄膜
トランジスタの製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62320545A JPH01161869A (ja) | 1987-12-18 | 1987-12-18 | 非晶質シリコン薄膜トランジスタの製造方法 |
KR1019880016661A KR910009039B1 (ko) | 1987-12-18 | 1988-12-14 | 비정질 실리콘 박막 트랜지스터의 제조방법 |
GB8829344A GB2211992B (en) | 1987-12-18 | 1988-12-16 | Method of manufacturing an amorphous-silicon thin film transistor |
HK1145/93A HK114593A (en) | 1987-12-18 | 1993-10-28 | Method of manufacturing an amorphous-silicon thin film transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62320545A JPH01161869A (ja) | 1987-12-18 | 1987-12-18 | 非晶質シリコン薄膜トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01161869A true JPH01161869A (ja) | 1989-06-26 |
Family
ID=18122629
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62320545A Pending JPH01161869A (ja) | 1987-12-18 | 1987-12-18 | 非晶質シリコン薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01161869A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10107293A (ja) * | 1996-10-02 | 1998-04-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法および電子装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57143829A (en) * | 1981-03-03 | 1982-09-06 | Semiconductor Energy Lab Co Ltd | Etching method of semiconductor film |
JPS6042868A (ja) * | 1983-08-18 | 1985-03-07 | Matsushita Electronics Corp | 非晶質シリコン薄膜電界効果トランジスタの製造方法 |
JPS62171160A (ja) * | 1986-01-22 | 1987-07-28 | Sharp Corp | 薄膜トランジスタ |
-
1987
- 1987-12-18 JP JP62320545A patent/JPH01161869A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS57143829A (en) * | 1981-03-03 | 1982-09-06 | Semiconductor Energy Lab Co Ltd | Etching method of semiconductor film |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10107293A (ja) * | 1996-10-02 | 1998-04-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法および電子装置 |
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